基于PCI接口的IP驗證平臺

該IP核驗證平臺采用ALTERA Cyclone系列FPGA，型號為EP1C12Q240C8，提供超過30萬門系統資源和240k bit的內部高速FIFO， 以及內部兩個高速PLL，可以合成10M到200M的系統核心時鐘， 還提供36對高速LVDS差分接口，大規模應用經過QUARTUS設計工具優化后可以達到超過100MHz的系統工作頻率，滿足絕大多數用戶的應用，性價比很高。

　　IP核驗證平臺采用6層板PCB設計，使用獨立的外部時鐘同步芯片，可以為PCI及其它接口提供穩定的零延遲時鐘系統電路，滿足PCI總線的時鐘要求，使驗證平臺高速，穩定，可靠的工作。

　　S1500硬件驗證板照片

　　以下為IP核驗證平臺提供的IP核的詳細說明：

　　功能0 PCI 橋設備

　　完全VHDL、VERILOG源代碼設計提供，無時間限制;

　　支持PCI總線橋規范1.1協議;

　　支持PCI總線規范2.3協議;

　　即插即用，無需驅動，標準PCI橋功能;

　　支持PCI配置方式0，配置方式1;

　　支持PCI配置空間，IO空間，內存空間訪問;

　　支持PCI VGA設備和ISA橋功能;

　　支持PCI中斷和4個BUSMASTER(DMA)設備;

　　支持PCI 延遲傳送，RETRY重入功能;

　　內部PCI讀寫FIFO各為512字節，4個PCI讀寫請求隊列;

　　內部集成旋轉優先級仲裁結構，公平的PCI主設備優先級設置;

　　PCI突發方式，133M字節/秒數據峰值傳送;

　　功能1，2 16C950高速串口IP核設計