晶圓級可靠性測試:器件開發的關鍵步驟（一）

　　高k柵極介電材料的電荷俘獲

　　盡管在最先進的工藝中采用高k材料有助于解決超薄柵介質層的漏電問題，但天下沒有免費的午餐。隨之而來的是很多個必須解決的技術難題。其中之一就是暫態電荷俘獲問題。當柵極處于偏壓狀態下，會發生暫態電荷俘獲并導致Vt漂移。在測量溝道載流子遷移率時，電荷俘獲問題還會引起漏極電流降低導致測得的載流子遷移率有偏差。另外，電荷俘獲還會影響到HCI、NBTI和TDDB測試中器件參數退化的測量。這是由于大部分觀察到的退化現象是由薄膜中電荷俘獲引起的，7但想要觀察的卻是器件參數真正的退化情況。

　　電荷俘獲問題是暫態的;也就是說其影響與時間的相關性很強。傳統的DC方法將不會，或很大程度上不會涉及到這個問題。現在普遍采用脈沖激勵來研究暫態電荷俘獲現象。

　　圖5所示的是兩套不同的單脈沖電荷俘獲（SPCT）測量系統的原理圖。在每套系統中，晶體管的漏極接一定的偏壓，在將脈沖激勵加到柵極上。由柵極脈沖引起Id的變化被記錄在示波器上。圖中兩套系統的不同之處在于帶寬，圖5b中所示的系統帶寬很高，可以捕獲很快的脈沖反應（一直到數十納秒）。電荷陷阱一般對如此高速的脈沖都沒有反應。因此可以測量到將電荷俘獲現象降至最低的“凈”晶體管性能。圖6所示為分別使用長脈沖寬度（方波）和短脈沖寬度（三角波）測量SPCT的結果;在長脈沖寬度激勵的Id-Vg曲線中，磁滯現象即是由電荷俘獲造成的。在短脈沖激勵的SPCT測試中，也可以觀察到一些磁滯現象，這是由于薄膜在較短的時間里也俘獲了一部分電荷造成的。

　　在較短脈沖寬度情況下，電荷俘獲現象將會大大減弱，因此測得的Id比DC條件下測量值要高（圖7）。

　　如果將使用脈沖I-V曲線得到的數據帶入到模型中，計算所預測的溝道載流子遷移率會高一些，這更能反映這類高速開關晶體管的實際性能（即在實際使用時，晶體管受到電荷俘獲現象的影響并不是很大）。

　　針對不同應用范圍的晶體管，分別表征其電荷俘獲現象將會過于復雜。因此建模工程師們如果可以在設計時不考慮這一現象那將再好不過。如果可以在儀器的選擇和測試系統的搭建時，避免與DC或慢脈沖激勵相聯系的假象，那么測得的結果就已經足夠接近真實值了。這樣建立的模型可以用于操作條件的設計優化。另外，隨著沉積薄膜質量和消除電荷俘獲退化效應兩個方面不斷取得進展，工藝工程師們也需要可以表征和追蹤性能提高的測試手段。

　　除了在常規工作的晶體管中關注電荷俘獲現象外，還可以有意在柵極中引入應力造成電荷注入。這種現象被稱為電荷抽取。這樣做的目的是雙重的：首先，這樣可以控制注入電荷的數量;其次，可以確定界面的損壞是否是應力造成的，以及這些界面處的損壞如何影響介電層的電荷俘獲行為。當施加應力之后，可以用電荷抽取電流發現界面處是否有損壞。