萬億級晶體管芯片之路

在 IEDM 會議上，臺積電制定了提供包含 1 萬億個晶體管的芯片封裝的路線，就像英特爾去年透露的那樣。這些龐然大物將來自于單個芯片封裝上的 3D 封裝小芯片集合，但臺積電也在致力于開發在單片硅上包含 2000 億個晶體管的芯片。為了實現這一目標，該公司重申正在致力于 2 納米級 N2 和 N2P 生產節點以及 1.4 納米級 A14 和 1 納米級 A10 制造工藝，預計將于 2030 年完成。

此外，臺積電預計封裝技術（CoWoS、InFO、SoIC 等）將取得進步，使其能夠在 2030 年左右構建封裝超過一萬億個晶體管的大規模多芯片解決方案。

IEDM 會議上的臺積電幻燈片預見了封裝技術的進步。（來源：臺積電）

近年來，由于芯片制造商面臨技術和財務挑戰，前沿工藝技術的發展有所放緩。臺積電與其他公司面臨著同樣的挑戰，但這家全球最大的代工廠有信心，隨著臺積電推出 2nm、1.4 nm 和 1nm 節點。

Nvidia 的 800 億個晶體管 GH100 是市場上最復雜的單片處理器之一，根據臺積電的說法，很快就會有更復雜的單片芯片，擁有超過 1000 億個晶體管。但構建如此大型的處理器變得越來越復雜和昂貴，因此許多公司選擇多芯片設計。例如，AMD 的 Instinct MI300X 和英特爾的 Ponte Vecchio 由數十個小芯片組成。

據臺積電稱，這種趨勢將持續下去，幾年后，我們將看到由超過一萬億個晶體管組成的多芯片解決方案。但與此同時，單片芯片將繼續變得復雜，根據臺積電在 IEDM 上的演講之一，我們將看到擁有多達 2000 億個晶體管的單片處理器。

對于 1 萬億個晶體管，英特爾也同樣有信心。

12 月 9 日，英特爾在 IEDM 2023（2023 IEEE 國際電子器件會議）上展示了使用背面電源觸點將晶體管縮小到 1 納米及以上范圍的關鍵技術。英特爾表示將在 2030 年前實現在單個封裝內集成 1 萬億個晶體管。

PowerVia 背面供電技術預計將于 2024 年隨 Intel 20A 制程節點推出。

英特爾表示，其將繼續推進摩爾定律的研究進展，包括背面供電和直接背面觸點（direct backside contacts）的 3D 堆疊 CMOS 晶體管，背面供電研發突破的擴展路徑（如背面觸點），并在同一塊 300 毫米晶圓上（而非封裝）中實現硅晶體管與氮化鎵（GaN）晶體管的大規模單片 3D 集成。

隨著遵循摩爾定律的半導體技術不斷推進，半導體芯片的集成度越來越高，目前衡量芯片的微觀集成密度的單位也從納米轉向埃米（1 埃米等于一百億分之一米，是納米的十分之一）。

「我們正在進入制程技術的埃米時代，展望『四年五個制程節點』計劃實現后的未來，持續創新比以往任何時候都更加重要。」英特爾公司高級副總裁兼組件研究總經理桑杰·納塔拉詹（Sanjay Natarajan）表示，「英特爾展示了繼續推進摩爾定律的研究進展，這顯示了我們有能力面向下一代移動計算需求，開發實現晶體管進一步微縮和高能效比供電的前沿技術。」

據國際數據公司（IDC）預計，全球人工智能硬件市場（服務器）規模將從 2022 年的 195 億美元增長到 2026 年的 347 億美元，五年復合增長率達 17.3%。其中，用于運行生成式人工智能的服務器市場規模在整體人工智能服務器市場的占比將從 2023 年的 11.9% 增長至 2026 年的 31.7%。

據英特爾透露，包括 PowerVia 背面供電技術、用于先進封裝的玻璃基板和 Foveros Direct 技術預計將在 2030 年前投產。

英特爾技術發展總監毛羅·科布林斯基（Mauro Kobrinsky）表示：「摩爾定律推動著更多晶體管的集成，這又推動著更多的層次和更小的導線，增加了復雜性和成本。每一層次都必須提供信號和電源導線，這通常會導致優化妥協和資源爭奪，形成互聯瓶頸，事情變得越來越具有挑戰性。」「背面電源從根本上改變了這種情況，通過在器件的兩側和垂直互連中使用電源過孔。我們明年將能夠在半導體 Intel 20A（2nm）和 18A(1.8nm）中部署這項技術，這意味著在前面減少導線，因此我們可以放寬間距，不再需要進行優化妥協。」

「在電源過孔之外，我們的研究還涉及背面接觸，這使我們首次能夠連接器件兩側的晶體管。我們已經能夠在研究中制造這些接觸，并且前后接觸無需使用電源過孔進行布線。這使我們能夠減小電池的電容，提高性能并降低功耗。」科布林斯基說。

英特爾認為，晶體管微縮和背面供電是滿足世界對更強大算力指數級增長需求的關鍵。隨著背面供電技術的完善和新型 2D 通道材料的采用，英特爾致力于繼續推進摩爾定律，在 2030 年前實現在單個封裝內集成 1 萬億個晶體管。