西門子推出Calibre DesignEnhancer，提供"設計即正確"的IC版圖優化

西門子數字化工業軟件日前推出創新的 Calibre^?  DesignEnhancer 軟件，可以讓集成電路 (IC)、布局布線 (P&R) 和全定制設計團隊在 IC 設計和驗證過程的早期，進行自動化“Calibre 設計即正確”的版圖修改優化，進而大幅地提高生產率、提升設計質量并縮短上市時間。

Calibre DesignEnhancer 是西門子 Calibre^? nmPlatform 物理驗證平臺一系列“左移”工具的最新成果，能夠賦能定制和數字設計團隊快速、準確地優化其設計，以減少或消除電壓降 (IR drop) 和電遷移 (EM) 問題，從而增強物理驗證的準備效能。通過支持 IC 設計和實施階段的版圖自動優化，Calibre DesignEnhancer 工具可以幫助客戶更快地達成“DRC-Clean”以實現 Tapeout，同時提高設計的可制造性和電路可靠性。

STMicroelectronics 智能電源技術研發設計支持總監 Pier Luigi Rolandi 表示：“Calibre DesignEnhancer 解決方案幫助我們持續增強 IC 設計，在解決超規格電阻和 IR 降壓問題等方面功效顯著。”

在對 IC 設計執行物理驗證之前，工程師們往往依靠第三方 P&R 工具來整合設計以進行可制造性 (DFM) 優化，這通常需要重復執行多次耗時運算才能得到“DRC-Clean”的結果；而使用西門子 Calibre DesignEnhancer 工具，設計團隊可以在準備用于物理驗證的版圖過程中，顯著縮短周轉時間并減少 EM/IR 問題。

Calibre DesignEnhancer 工具目前提供三種使用模型：

·    過孔修改會自動分析版圖，并可插入超過 100 萬個 Calibre-Clean 過孔，以減小過孔電阻對 EM/IR 和可靠性造成的影響?；?/span>對 IC 版圖和 signoff 設計規則的深入理解，過孔插入可以幫助客戶在不影響性能或面積指標的情況下實現功耗目標。

·    電源/接地增強會自動分析版圖，并在開放軌道中插入 Calibre nmDRC-Clean 過孔和連接線以形成并行互聯，從而降低電源/接地網絡的電阻，并減少電源網絡的 IR 和 EM 問題。客戶曾使用 Calibre DesignEnhancer 減少了高達 90% 的 IR 壓降問題。

·    填充單元插入會優化去耦電容 (DCAP) 和填充單元的插入以滿足物理驗證的需要。這種方式取代了傳統的 P&R 填充單元插入過程，有助于提供更高質量的結果并可使運行速度提升 10 倍。

西門子數字化工業軟件 Calibre 設計解決方案資深物理驗證產品管理總監 Michael White 表示：“今天的 IC 設計環境充滿挑戰，采用先進工藝的工程團隊在工作中往往受到既定的面積和項目時間約束，因此很難優化版圖以實現可制造性和高性能；而使用 Calibre DesignEnhancer 軟件，設計人員可以在設計周期的早期發揮 Calibre 的多邊形處理速度和精度優勢，避免設計周期后期出現意外。”

Calibre DesignEnhancer 解決方案采用經過市場驗證的技術、引擎和 Calibre 規則集，可以幫助客戶獲得“設計即正確”、Calibre DRC-Clean 的結果，同時 signoff 驗證質量。該解決方案能夠讀取 OASIS、GDS 和 LEF/DEF 作為輸入文件，并使用 OASIS、GDS 或增量  DEF 文件的任意組合來輸出版圖修改，這樣可以幫助設計團隊輕松地將 Calibre DesignEnhancer 的修改結果反向標注到設計數據庫中，以供常用工具執行功耗和時序分析，從而可在設計創建生命周期的早期進行進一步分析。

Calibre DesignEnhancer 工具利用行業接口標準，與所有的主流設計和實施環境集成，可提供易于使用的工作環境。Calibre DesignEnhancer 套件現在可供所有支持 130 nm 到 2 nm 設計的領先晶圓代工廠使用，具體取決于使用模型和技術。