充分利用數字信號處理器上的片內FIR和IIR硬件加速器

數據流水線

●   內核和加速器之間的數據流可進行流水線處理，使二者能夠在不同數據幀上并行處理。

●   u 如圖3所示，內核處理第N個幀，然后啟動加速器對該幀進行處理。內核隨后繼續進一步并行處理加速器在上一迭代中產生的第N-1幀的輸出。該序列允許將FIR和/或IIR處理任務完全轉移給加速器，但輸出會有一些延遲。

●    u 流水線級以及輸出延遲都可能會增加，具體取決于完整處理鏈中此類FIR和/或IIR處理級的數量。

圖3說明了音頻數據幀如何在不同加速器使用模型的三個階段之間傳輸---DMA IN、內核/加速器處理和DMA OUT。它還顯示了通過采用不同的加速器使用模型將FIR/IIR全部或部分處理轉移到加速器上，與僅使用內核模型相比，內核空閑周期如何增加。

圖3.加速器使用模型比較

SHARC處理器上的FIRA和IIRA

以下ADI SHARC^?處理器系列支持片內FIRA和IIRA（從舊到新）。

●    ADSP-214xx  (例如， ADSP-21489  )

●    ADSP-SC58x

●    ADSP-SC57x/ADSP-2157x

●    ADSP-2156x

這些處理器系列：

●   計算速度不同

●   基本編程模型保持不變，ADSP-2156x處理器上的自動配置模式(ACM)除外。

●   FIRA有四個MAC單元，而IIRA只有一個MAC單元。

ADSP-2156x處理器上的FIRA/IIRA改進

ADSP-2156x是SHARC處理器系列中的最新的產品。它是第一款單核1 GHz SHARC處理器，其FIRA和IIRA也可在1 GHz下運行。ADSP-2156x處理器上的FIRA和IIRA與其前代ADSP-SC58x/ADSP-SC57x處理器相比，具有多項改進。

性能改進

●   計算速度提高了8倍（從SCLK-125 MHz至CCLK-1 GHz）。

●   由于內核和加速器借助專用內核結構實現了更緊密的集成，因此減少了內核和加速器之間的數據和MMR訪問延遲。

功能改進

添加了ACM支持，以盡量減少進行加速器處理所需的內核干預。此模式主要具有以下新特性：

●   允許加速器暫停以進行動態任務排隊。

●   無通道數限制。

●   支持觸發生成（主器件）和觸發等待（從器件）。

●   為每個通道生成選擇性中斷。

實驗結果

在本節中，我們將討論在ADSP-2156x評估板上，借助不同的加速器使用模型實施兩個實時多通道FIR/IIR用例的結果。

圖4.用例1方框圖

用例1

圖4顯示用例1的方框圖。采樣率為48 kHz，模塊大小為256個采樣點，拆分任務模型中使用的內核與加速器通道比為5:7。

表1顯示測得的內核和FIRA MIPS數量，以及與僅使用內核模型相比獲得的節約內核MIPS結果。表中還顯示了相應使用模型增加的額外輸出延遲。正如我們所看到的，使用加速器配合數據流水線使用模型，可節約高達335內核MIPS，但導致1塊(5.33 ms)的輸出延遲。直接替代和拆分任務使用模型也分別可節約98 MIPS和189 MIPS，而且未導致任何額外的輸出延遲。

用例2

圖5顯示用例2的方框圖。采樣率為48 kHz，模塊大小為128個采樣點，拆分任務模型中使用的內核與加速器通道比為1:1。

與表1一樣，表2也顯示了此用例的結果。正如我們所看到的，使用加速器配合數據流水線使用模型，可節約高達490內核MIPS，但導致1模塊(2.67 ms)的輸出延遲。拆分任務使用模型可節約234內核MIPS，而沒有導致任何額外輸出延遲。請注意，與用例1中不同，在用例2中內核使用頻域（快速卷積）處理，而非時域處理。這就是為何處理一個通道所需的內核MIPS比FIRA MIPS少的原因，這可導致直接替代使用模型實現負的內核MIPS節約。

結論

在本文中，我們看到如何利用不同的加速器使用模型實現所需的MIPS和處理目標，從而將大量內核MIPS轉移到ADSP-2156x處理器上的FIRA和IIRA加速器。

圖5.用例2方框圖

進一步閱讀

“ ADSP-2156x FIR/IIR加速器性能和實時使用情況圖形演示 。” ADI公司

Nayak, Sanket和Mitesh Moonat。 “ 工程師對話筆記EE-408：使用ADSP-2156x高性能FIR/IIR加速器 。”ADI公司，2019年8月。