基于FPGA技術實現對嵌入式系統的在線監控

2.2.2 目標CPU對雙口RAM的讀寫操作

目標CPU收到通信中斷請求后，讀雙口RAM區的中斷郵箱，郵箱信息包含本次申請功能(讀或寫)及申請的數據項個數等。根據申請地址集，將自身內存映像區相應數據集一次搬入雙口RAM，或將雙口RAM中數據集一次搬入內存映像區相應地址處，搬移完畢后，清空中斷郵箱，向監控模塊發出中斷應答。

3 Modbus協議棧模塊的設計與實現

采用自頂向下的設計方法，根據功能需求設計Modbus協議棧頂層原理框圖如圖3。使用VHDL硬件描述語言編程實現各組成子模塊，功能如下述。

圖 3 Modbus 協議棧頂層框圖

(1)時鐘生成模塊：通過分頻和相移產生位時鐘clk和1/16位時鐘bclk，作為控制其他模塊的運行節拍，保證系統運行同步。

(2)串口接收模塊：以bclk作為控制時鐘，對接收的位數據作中點采樣，進行串并裝換得到字節數據。

(3)串口發送模塊：以bclk作為控制時鐘，發送使能信號有效時，輸入端的字節數據進行并串裝換，通過串口發出。

(4)接收控制模塊：判斷幀的起始、結束、是否接收錯誤;提供地址數據，接收的字節數據被存儲至RAM1中相應存儲單元。

(5)CRC校驗/生成模塊：使用基于字節的CRC_16校驗碼運算方法。接收端的校驗過程與數據接收同步進行，接收控制模塊每收到一個字節數據，CRC校驗模塊對其作一次CRC碼計算;CRC生成模塊運行機制類同。同步運算可有效減少一次對幀數據的遍歷。

(6)解析主控模塊：作為系統的核心，負責解析收到的命令幀，根據解析信息進行數據讀寫操作，組成應答幀，控制串口發送模塊發送應答數據等多項任務。收到一個校驗無誤的命令幀后，控制讀取接收緩存區RAM1中數據，比照Modbus幀格式解析命令幀含義，通過對外數據、地址等接口完成對雙口RAM的讀寫操作;解析及操作完畢后，控制應答幀組幀過程，將應答數據依次寫入RAM2發送緩存區，全部寫入后，將CRC生成模塊中CRC_16校驗值按低位在前高位在后順序，依次存放到發送緩存的下兩個地址位置處，此時應答幀準備完畢;控制發出應答幀，依次讀取出發送緩存區數據(讀脈沖間的時間間隔至少大于串口發送單個字節所需時間)，每取出一個數據，提供發送使能脈沖供串口發送模塊工作，脈寬等于串口發送單個字節所需時間，直至應答幀全部發送完畢。

(7)接收緩存RAM1/發送緩存RAM2：存儲串口接收模塊收到的字節數據/存儲待發送的應答幀。

4 性能分析

分析監控通信對Soc系統性能的影響，設定一系列參數如下：時間基數T(min)、監控頻率m(幀/min)、監控命令幀平均長度n(byte/幀)、Soc主循環平均周期k(ms)、通信波特率B(bit/s)、中斷處理指令數r(條)、查詢語句指令數s(條)、處理器主頻f(HZ)。針對常用的輪詢監控、中斷監控，及該文所提出的基于FPGA的DRAM監控方法，可按照表1公式計算其監控通信過程占用的CPU時間。

對于常用ARM處理器，可例舉部分參數值f=72M，r=15，s=5。設定其余參數值T=1，m=100，n=30，k=0.05，B=115200。在當前設定下，計算得出三種監控方法對CPU的時間占用百分比，如表1所示。對比應用單一的中斷或輪詢方式，使用該文提出的監控方法時，嵌入式系統CPU的利用率得到了明顯的提高。

5 結語

該文提出一種針對嵌入式片上系統的在線監控方法。利用FPGA技術設計了輔助監控系統，由該系統完成監控通信過程中的接收通信命令幀、解析命令幀及組成應答數據幀等任務，加快了對通信數據的處理速度。SoC有效減少了處理監控所需時間，更集中于其控制功能的執行，從而獲得更高的實時性。設計工作在Altera公司的QuartusII開發平臺上采用VHDL語言完成，使用CycoloneII系列芯片作功能驗證，通信系統的Modbus接口與上位機在115200的波特率下收發正確，雙口RAM內數據交互穩定，達到了預計效果。