從設置、加載、啟動看Xilinx FPGA配置流程

　　盡管FPGA的配置模式各不相同，但整個配置過程中FPGA的工作流程是一致的，分為三個部分：設置、加載、啟動。

　　復位結束配置開始

　　有多種方式使FPGA的配置進入這一過程。在上電時，電壓達到FPGA要求之前，FPGA的上電復位模塊將使FPGA保持在復位狀態;外部控制PROG_B引腳出現一個低脈沖也可以使FPGA保持在復位狀態。

　　清除配置存儲內容

　　這一步稱為初始化，當FPGA復位結束，配置存儲器的內容會被自動清除。在這個步驟中，除配置專用接口外，FPGA I/O均被置于高阻態。在整個初始化過程中，INIT_B引腳被置低并在初始化結束后恢復高電平。如果INIT_B信號在外部被拉低，FPGA將一直停留在初始化狀態。注意PROG_B信號的脈寬不能太窄。

　　采樣控制信號

　　初始化結束后，INIT_B信號回到高電平。FPGA開始采集模式選擇引腳M[1:0]和變量選擇引腳VS。如果為主動模式，FPGA很快就會給出有效的CCLK。VS信號只在主動BPI及其SPI模式中生效。此時，FPGA開始在配置時鐘的上升沿對配置數據進行采樣。

　　同步化

　　每一個FPGA配置數據流都有一個同步頭，它是一段特殊的同步字。同步字主要用于幫助FPGA確定正確的數據位置。同步字之前的配置數據都會被FPGA忽略，也就是FPGA僅僅在同步化之后才正式開始接收配置數據。一般而言，同步字都是由0/1數目相同的二進制數組成的，如Spartan3為AA995566。

　　ID檢查

　　FPGA同步化后，會自動檢測配置流中的器件ID和目標器件ID是否一致。這一步確保了FPGA不會被錯誤的配置流誤配置。

　　32位的ID中包含了28位的特征值和4位掩碼。特征值包括廠商信息，器件族，器件規模等。當器件ID檢查遇到問題時，FPGA會將內部寄存器的第一位ID_Err置高，軟件也會顯示錯誤信息。

　　載入配置內容

　　在ID檢查順利通過后，FPGA開始加載配置數據。

　　CRC校驗

　　在加載數據過程中，FPGA會對每一幀數據進行CRC校驗。如果失敗，FPGA會將INIT_B信號拉低并終止配置過程。

　　啟動序列

　　FPGA配置數據加載完后，FPGA進入啟動序列。啟動序列事件的默認順序為先釋放DONE引腳，然后激活I/O，最后啟動寫使能。實際使用中，可以通過BitGen參數對啟動順序進行設置來滿足不同的需求。