低成本、低功耗的同步解調器的設計

集成式同步解調器

ADA2200集成式同步解調器采用獨特的電荷共享技術來執行模擬域內的分立式時間信號處理。該器件的信號路徑由輸入緩沖器、FIR抽取濾波器(進行抗混疊濾波)、可編程IIR濾波器、相敏檢波器以及差分輸出緩沖器組成。其時鐘生成功能可將激勵信號與系統時鐘同步。通過SPI兼容接口可配置可編程特性。

24位Σ-Δ型ADC AD7192生成的4.92 MHz時鐘用作主機時鐘。ADA2200生成濾波器和PSD時鐘所需的一切內部信號，此外還在RCLK引腳上生成激勵信號。該器件將主機時鐘進行1024 分頻，以便生成4.8 kHz信號，控制CMOS開關。CMOS開關將低噪聲3.3 V源轉換為LVDT的方波激勵信號。用于激勵源的3.3 V電源還用作ADC基準電壓源，因此電壓源中的一切漂移都不會降低測量精度。在滿量程位移處，LVDT輸出1.6 V峰峰值輸出電壓。

抗混疊濾波

LVDT輸出和ADA2200輸入之間的RC網絡為LVDT輸出信號提供低通濾波，同時產生使解調器輸出信號最大所需的相對相移。如前所述，圖2b顯示了最大PSD輸出發生在相對相移為0°或180°處。ADA2200具有90°相位控制，因而還可以使用±90°相對相位失調。

解調頻率奇數倍的信號能量將出現在輸出濾波器的通帶內。FIR抽取濾波器實現抗混疊濾波，能為這些頻率提供至少50 dB衰減。

如有需要，IIR濾波器可提供額外的濾波或增益。由于IIR濾波器在相敏檢波器前面，其相位響應將會影響PSD信號輸出帶寬。設計濾波器響應時，必須考慮這一點。

輸出濾波器

應選擇輸出濾波器的通帶，使其匹配待測參數的帶寬，但限制系統的寬帶噪聲。輸出低通濾波器必須還要能夠抑制PSD偶數倍產生的輸出雜散。

該電路使用Σ-Δ型ADC AD7192內置的LPF.它可以通過編程實現sinc3或sinc4響應，并且傳遞函數在輸出數據速率的倍數處為零。

將ADC的輸出數據速率設為解調頻率可以抑制PSD輸出雜散。ADC的可編程輸出數據速率用作可選帶寬輸出濾波器。可用的輸出數據速率(fDATA)為 4.8 kHz/n，其中1≤n≤1023.因此，ADC對每個輸出數據數值的n個解調時鐘周期內求解調器輸出的平均值。由于主機時鐘和ADC時鐘同步，ADC輸出濾波器傳遞函數的零點將直接落在調制頻率的每一個諧波上，并且抑制任意n值的所有輸出雜散。

圖6顯示了歸一化為ADC輸出數據速率的sinc3傳輸函數。

可編程輸出數據速率具有噪聲和帶寬/建立時間之間的直觀權衡取舍關系。輸出濾波器噪聲帶寬為0.3×fDATA、3 dB頻率為0.272×fDATA，建立時間為3/fDATA.

在最高4.8 kHz輸出數據速率下，ADC數字濾波器具有1.3 kHz左右的3 dB帶寬。在不超過此頻率的范圍內，解調器和ADC之間的RC濾波器相對平坦，最大程度降低了ADC的帶寬要求。在最大數據速率較低的系統中，RC濾波器轉折頻率可以按比例降低。

噪聲性能

該電路的輸出噪聲是ADC輸出數據速率的函數。表1顯示數字化數據相對于ADC采樣速率的有效位數，假設滿量程輸出電壓為2.5 V.噪聲性能與LVDT內核位置無關。

表1.噪聲性能與帶寬的關系

如果ADA2200輸出噪聲與頻率無關，則預計有效位數將在輸出數據速率每4×下降時增加一位。ENOB在較低輸出數據速率下不會上升太多，這是由于ADA2200輸出驅動器的1/f噪聲所導致的;該噪聲在較低的輸出數據速率下成為噪底的主要成分。

線性度

首先在±2.0 mm內核位移處執行一次兩點校準即可測量線性度結果。由這些測量結果可確定斜率和失調，從而實現最佳直線擬合。然后，在±2.5 mm滿量程范圍內測量內核位移。從直線數據中減去測量數據即可確定線性度誤差。

圖7.位置線性度誤差與LVDT內核位移的關系

用于電路評估的E系列LVDT線性度額定值為±0.5%(±2.5 mm位移范圍)電路性能超過了LVDT的規格。

功耗

電路總功耗為10.2 mW，包括驅動LVDT的6.6 mW以及電路其余部分的3.6 mW.電路SNR可以通過增加LVDT激勵信號而得到改善，但代價是功耗更高。或者，可以通過降低LVDT激勵信號從而降低功耗，同時使用低功耗雙通道運算放大器來放大LVDT輸出信號，以便保留電路的SNR性能。

結論

同步解調可以解決很多傳感器信號調理所共有的特性挑戰。低于1 MHz激勵頻率且動態范圍要求為80 dB至100 dB的系統可以采用低成本、低功耗模擬電路;該方法所需的數字后處理極少。了解相敏檢波器的工作原理以及傳感器輸出端的噪聲特性是確定系統濾波器要求的關鍵。