數字圖像倍焦系統設計與實現綜合實例之：系統原理框圖

12.3系統原理框圖

本系統采用了兩片SRAM存儲器構成乒乓緩沖結構來完成視頻的采集和處理，視頻的采集和輸出部分采用了應用廣泛的SAA71XX系列。

數字圖像倍焦系統的原理框圖如圖12.3所示。

圖12.3數字倍焦系統原理框圖

系統框圖各部分模塊介紹如下

（1）VideoDecoder模塊。

視頻輸入是PAL格式的，利用VideoDecoder芯片可以將PAL格式的模擬視頻信號轉換成ITU656格式的數字視頻信號。ITU656信號就可以直接送入FPGA進行采集和處理了。

（2）VideoEncoder模塊。

視頻輸出是PAL格式的，利用VideoEncoder芯片可以將ITU656格式的數字視頻信號轉換成PAL格式的模擬視頻信號。

（3）FPGA模塊。

FPGA是系統的核心部分，完成所有數字信號的處理功能，包括圖像的采集、倍焦放大以及輸出等。本系統采用了Altera公司的ACEX1K系列的EP1K50芯片。

（4）SRAM模塊。

SRAM作為系統的緩沖區來完成圖像的暫存功能。SRAM需要緩存行變換后的結果，每場圖像尺寸為720´288，行變換后為720´192＝138240，近似為139KB。因此，用一片256KB的SRAM就可以緩存一場行變換結果。

（5）CLOCK、POWER模塊。

CLKOCK模塊給系統提供時鐘電路，采用晶體振蕩器來實現。POWER模塊為系統提供電源。系統輸入為5V，POWER模塊可以將輸入的5V信號轉換為3.3V和2.5V電源。

下面來詳細介紹FPGA的內部結構設計。