DDR總線信號完整性測試

商業市場上，我堅信誠實做事，踏實做事，細致做事，一定會帶來長久的生意和回報，就像我們在華東的國防生意一樣。
那么DDR總線的測試實際應該需要多少帶寬的示波器（最小要求）？
因為Jedec規范沒有給出最快的上升/下降時間，下表是基于芯片的分析和實際的情況得出的結果：

當正確選擇示波器后，我們測試DDR3總線需要關注4點：
1. 探測
如何正確的探測是測試DDR3的難點所在。
針對嵌入式系統，建議在PCB設計過程中，做可測性設計，即規劃好準備測試那些信號，然后留出測試點（包括測試點附近的接地點），測試點要盡量靠近DRAM IC管腳處，因為Jedec規范的位置是BGA焊球的位置。
另外一種方法是使用BGA探頭適配器（前面文章有介紹），這是最可靠的方法，但是加工是其難點。
針對計算機系統，建議使用BGA探頭適配器加工幾條DIMM供測試使用，或使用ZIF探頭附件焊接幾條DIMM供測試使用（這種方法，現在用的比較多）。

2.讀寫信號分離
DDR總線需要測試時鐘、命令/地址、數據等，數據測試是難點，而關鍵參數是建立時間和保持時間，所以需要對讀寫信號進行分離，分離后分別測試讀和寫信號的建立時間和保持時間。
現在大多讀寫分離的方法是使用示波器捕獲大量數據，然后根據建立時間和保持時間的關系，從波形中間找到那些段波形是讀，哪些段波形是寫，然后再分別測試出讀寫的建立時間和保持時間，以及其他參數。如果用手動量測的話，這種方法需要花費大量時間，但是仍然不能解決測試數據量不夠的問題。
使用InfiniiScan是一種較好的方法，它使用畫圖式的圖形觸發分離出讀和寫，然后再累積成眼圖，可以累積大量的數據，然后再測試建立時間、保持時間和其他參數，分離方法如下圖：

3. 自動化一致性測試
因為DDR3總線測試信號多，測試參數多，測試工作量非常大，如果不使用自動化的方案，按Jedec規范完全測完要求的參數可能需要1到2周的時間。而自動化測試軟件可以幫助解決測試工作量的問題，正確使用的話，可以把測試時間從1-2周縮小到1-2天。
所以，建議使用自動化測試軟件，這是提高效率的一種方法。
4. 調試
對于系統，出現時鐘問題時，很多時候與供電電源有關（約占80%以上），這時候可以使用抖動分析軟件抖動趨勢圖方法進行問題根源跟蹤：因為抖動趨勢圖和其他通道信號可以同時顯示在示波器的屏幕上，當發現抖動趨勢圖和電源信號同步變化時，基本可以確定抖動問題是來自這個電源。