基于FPGA和多DSP的多總線并行處理器設計

2.8系統總線設計

為了充分發揮系統多CPU工作性能，系統除了基于FPGA的EMIF總線外，還冗余設計了HPI，SPI和I2C總線，用于DSP之間的信息傳遞，控制與程序加載等。如圖所示多總線結構如圖1。

圖5 系統時鐘設計圖

2.8.1 HPI主機接口

系統HPI (hardware platform interface)是一個16 b寬度的對外接口，主要用于主處理器DSP通過HPI向附DSP加載程序及對附DSP進行控制，FPGA也可以通過HPI向主DSP加載程序或寫入待處理的數據或通過HPI讀取DSP處理完的數據，DSP之間的數據可以通過HPI由主處理器進行中轉。由于通信效率較低．HPl只用于系統初始化時主DSP通過向從DSP加載應用程序。

2.8.2 SPI高速同步串行口

SPI (Serial Peripheral interface)高速同步串行口是一種標準的四線同步雙向串行總線。SPI接口主要應用于實時時鐘，AD轉換器，還有數字信號處理器和FPGA之間，實現數據與控制信息傳輸。

SPI模塊為了和外設進行數據交換，根據外設工作要求，其輸出串行同步時鐘極性和相位町以進行配置，SPI主模塊和與之通信的外設時鐘相位和極性應該一致。SPI接口如圖1所示。

2.8.3 I2C總線

I2C總線最主要的優點是其簡單性和有效性。總線長度可高達25英尺，能以lOkbps的最大傳輸速率支持40個組件，且支持多主控( multimastering)，其中任何能夠進行發送和接收的設備都可以成為主總線。一個主控能夠控制信號的傳輸和時鐘頻率。當然，在任何時間點上只能有一個主控。本系統設計用于系統信息的廣播式傳遞和多向控制。

2.8.4 FPGA內部FIFO設計

FIFO (First In First Out)是一種先進先出的數據緩存器，無需外部讀寫地址線，使用起來非常簡單，但只能順序寫入數據，順序的讀出數據，其數據地址由內部讀寫指針自動加1完成。本系統利用FIFO完成GPGA與DSP等其他處理器之間的數據與控制信息交換，分為數據FIFO與控制FIFO兩種。

系統用FPGA自己實現一個FIFO，主要設計的參數包括：①FIFO的寬度，即FIFO -次讀寫操作的數據位；②FIFO的深度，指FIFO可以存儲多少個N位的數據（如果寬度為N）；③滿標志：FIFO已滿或將要滿時由FIFO的狀態電路送出的一個信號，以阻止FIFO的寫操作繼續向FIFO中寫數據而造成溢出( overflow)；④空標志：FIFO已空或將要空時由FIFO的狀態電路送出的一個信號，以阻止FIFO的讀操作繼續從FIFO中讀出數據而造成無效數據的讀出(underflow)，⑤讀時鐘：讀操作所遵循的時鐘，在每個時鐘沿來臨時讀數據；⑥寫時鐘：寫操作所遵循的時鐘，在每個時鐘沿來臨時寫數據；⑦讀指針：指向下一個讀出地址。讀完后自動加1；⑧寫指針：指向下一個要寫入的地址的，寫完自動加1。讀寫指針其實就是讀寫的地址，只不過這個地址不能任意選擇，而是連續的。

2.9工作模式

按照樣機功能，給出系統的工作流程圖6．其中，系統檢測主要包括數據采集系統檢測與各部分CPU的通信檢測，用檢測數據校驗系統采集與通信是否正確，再判斷是否正式進入工作模式，目標檢測有FPGA內設計的信號預警檢測器完成目標有無得判斷，在考慮是否進行方向角的檢測，否則按預定設定進入周期性休眠狀態。

圖6 系統的工作流程圖

3 系統樣機及測試實驗

通過設計樣機的多目標方位估計與識別實驗檢測了系統運算性能。設計的實船噪聲數據的多目標識別實驗主要通過樣機多目標識別軟件對三類實船噪聲數據的特征提取、構建和基于支持向量分類器的識別能力。基于支持向量機的多目標識別實驗結果表明，系統可以進行實船噪聲數據的識別計算，單DSP工作模式的目標識別時間不超過860ms，3個DSP并行工作的運算時間小于360ms。

4 結論

本文設計的基于FPGA和3片DSP的目標識別與定值并行處理器，采用多CPU設計，通過設計并行處理結構和數據傳輸總線模式。充分利用FPGA與DSP計算和邏輯處理的優點，解決了目標識別與分類的計算難題，使得基于盲信號方法和支持向量機技術的多目標分類與定位技術得以在水雷引信中實現，通過引信樣機系統與通信測試實驗獲得的系統各部分工作參數表明，系統工作狀態達到了設計目的，各模塊工作正常，模塊間的通信可靠，可以進行引信樣機多目標方位監測與識別實驗，實際測試的系統內部數據傳輸速度達到100M，系統最大處理能力可以達到7200MIPS。改進了傳統采用單DSP處理器搭建信號處理器模式，具有功能強、性能指標高、抗干擾能力強、工作穩定可靠、體積小、功耗低、結構緊湊合理的優點。