DC-DC轉換器和LDO驅動ADC電源輸入

圖1 .采用DC-DC轉換器和LDO驅動ADC電源輸入

ADC基頻輸入信號音周圍可能存在的雜散。 這些開關雜散的位置取決于DC-DC轉換器的開關頻率以及ADC的輸入頻率。 開關雜散會與輸入信號相混合，而雜散會在fIN – fSW和fIN + fSW處產生(如下圖2所示)。

圖2 . 帶開關雜散的數字化ADC數據FFT

好消息是，若設計得當，可最大程度減小這些雜散的幅度;在很多情況下，雜散幅度可以減小至低于ADC頻譜中的諧波或其它雜散，因而可忽略。 讓我們來看下與這些雜散相關的考慮因素。 一般的想法是，LDO會“清除”這些開關雜散，因為LDO具有較高的電源抑制比(PSRR)。 事實上，LDO的PSRR通常很好，可高達幾百kHz。

超出幾百kHz的范圍，PSRR通常下降得非常快。 一般而言，系統中的很多電源噪聲處于這個頻率范圍，因此LDO可以很好地抑制這些噪聲。 諸如AD9683(AD9250的單通道版本)等ADC在2 MHz以上具有更好的PSRR性能，如下圖3所示;其PSRR可高達10 MHz。 這使得開關頻率附近區域的組合PSRR低于要求值。

圖3 . AD9683的PSRR曲線

DC-DC轉換器的開關頻率通常為400-500 kHz至1-2 MHz。 LDO和/或ADC可能無法完全濾除此速率下產生的開關雜散。 這些雜散可能直接通過并進入ADC的輸出頻譜，如圖2所示。也就是說，除非適當設計DC-DC轉換器布局布線和輸出濾波，否則它們就會在電路中傳播。 這就是為什么正確的電路設計與布局很重要，如圖4和圖5所示;這些圖在上一部分的討論中也看到了。

圖4 . ADP2114建議原理圖

圖5 . ADP2114建議布局布線

采用正確的電路設計，并在LDO輸出端進行良好的濾波器設計(如圖3所示)，可大幅減少開關雜散。 但這并非全部，謹慎的布局布線也同樣重要。 正如一切高頻器件或開關器件，留意電流返回路徑并確保開關噪聲無法進入ADC或同一塊電路板上的其他元器件非常重要。 必須保持這些電流返回路徑盡可能短。 另外，同樣重要的是應當在設計中實現與敏感節點的物理隔離，從而最大程度減少開關噪聲耦合。

可見，有很多需要加以考慮的因素，但同時也讓工程設計充滿了挑戰性與趣味性。 請繼續關注，下一篇將討論從DC-DC轉換器直接驅動ADC電源輸入。