選擇你的PLL鎖定時間測量

時鐘速度的提高和更嚴格的信號時序增加了對精準的高頻模塊的需求。PLL(鎖相環)基于輸入信號生成高頻輸出信號，是一種備受歡迎的用于產生高頻信號的電路。當PLL參考時鐘和PLL反饋時鐘的頻率和相位相匹配時，PLL則被稱為是鎖定狀態。達到鎖定狀態所需的時間稱為鎖定時間，這是PLL設計最關鍵的參數之一。因此，需要非常精確地加以測量。

圖1顯示了PLL及其組件的簡化框圖。

圖1在鎖相環中，VCO信號被劃分并發回與參考信號進行比較。

PLL鎖定時間是通電后，PLL需要與相匹配(PLL參考時鐘和PLL反饋時鐘之間)產生目標頻率的時間。圖2顯示在反饋時鐘和參考時鐘的頻率相同時，鎖定信號為高。

圖2反饋時鐘和參考時鐘的頻率相同時，PLL鎖定信號為高

PLL的設計通常采用一種方式，讓鎖定時間盡可能短，同時仍然提供盡可能高的穩定性。取決于參考頻率的范圍，實現鎖定狀態所花費的時間有所不同，如圖3.

圖3鎖定時間行為與參考頻率關系是線性正比的。

你可以根據可用資源使用以下任何方法。

方法1：PLL電源開啟，鎖定位斷言/去斷言

PLL電源開啟時，GPIO(通用輸入輸出)引腳翻轉。然后，鎖定位輪詢檢查鎖定狀態是否已經實現。當鎖定位被斷言/去斷言時，相同的GPIO引腳再次觸發，如圖4.該GPIO的脈沖寬度就是PLL鎖定時間。如果無法訪問PLL時鐘輸出，可以使用這一方法。

圖4 PLL電源開啟到鎖定位斷言/去斷言

不幸的是，這種方法不是很精確，因為在鎖位設置后，有一定鎖定時間的設計裕量。

方法2：PLL電源開啟到預期VCO時鐘輸出

如果PLL VCO(壓控振蕩器)的時鐘輸出墊沒有鎖位門控(不論PLL鎖定位處于何種狀態，時鐘輸出墊都驅動VCO時鐘)，則此方法會奏效。由于VCO時鐘輸出墊沒有鎖位門控，我們可以直接觀察VCO輸出。在此方法中，我們測量PLL電源開啟時間到獲得所需VCO輸出頻率的時間之間的時間間隔，如圖5.這個時間就是鎖定時間。

可以通過手動放置每個循環的光標，直到觀察到恒定頻率，從而測量示波器所需的PLL頻率輸出。

圖5在這個應用中，鎖定時間是PLL電源開啟到預期VCO時鐘輸出時間。

方法3：PLL電源開啟到預期PLL反饋時鐘輸出

如果PLL VCO(壓控振蕩器)時鐘輸出墊有鎖位門控(時鐘輸出墊只有在獲得PLL鎖定時方驅動VCO時鐘)，并且不論PLL鎖定位狀態如何，時鐘輸出墊都有反饋時鐘信號，則可使用這一方法。在這個方法中，測量的是PLL電源開啟到其所需的反饋頻率(同基準頻率)時間之間所花的時間，如圖6.這個時間就是鎖定時間。

圖6 PLL鎖定時間為PLL電源開啟到預期PLL反饋時鐘輸出的時間。

方法4：PLL電源開啟到鎖定墊斷言/去斷言

如果PLL VCO時鐘輸出墊有鎖位門控，就無法選擇讓PLL反饋時鐘信號到墊上，但鎖定墊可以用硅，就可以使用這個方法。在這里，測量的是PLL電源開啟的時間，和鎖定墊被斷言/解除斷言的時間，如圖7(在此，板上的可用鎖定墊受到監控，鎖定位不用GPIO輪詢)。這個時間是鎖定時間。這種方法是精準的，因為鎖定信號直接來自PFD，因此沒有附加的延遲。

圖7.PLL鎖定時間是PLL上電鎖定墊斷言/去斷言的函數。在這種情況下，你只需要在示波器上觀察PLL斷電信號和PLL鎖定信號。這里顯示的時鐘僅供參考。)

我們已經討論了取決于設計局限性的測量PLL鎖定時間的不同方法。方法4到方法3到方法2到方法1對PLL鎖定時間測量的精度是遞降的。因此，如果所有的資源都可用，我們推薦采用方法4進行PLL鎖定時間的測量。