VERTIGO (IST 033709)嵌入式系統設計驗證平臺

中國，2007年2月1日 – 代號為VERTIGO(嵌入式系統設計驗證平臺)的戰略目標研究項目致力于確保歐洲電子工業在嵌入式系統領域繼續保持競爭優勢。該項目是由歐盟委員會在歐盟第六期研究框架計劃的信息社會科技(IST)領域內發起的，該項目整合了意法半導體、Aerielogic、TransEDA以及四所歐洲大學的優勢互補性專業技術;意法半導體是世界最大的半導體制造商之一，并是系統芯片(SoC)技術的領導者，Aerielogic和TransEDA是設計驗證工具的專業廠商;四所大學分別是Link　pings (瑞典), Southampton (英國), Tallinn (Estonia)和Verona (意大利)。這個項目的目標是針對以可配置平臺為核心的嵌入式設計，開發一個加強架構的建模、集成和驗證的系統方法。

嵌入式系統是含有至少一個處理器及其相關的存儲器以及執行特殊功能的外設的復雜電路。這些功能包括系統通過協議(USB或CAN)與外界通信的功能。PC用戶可以隨時選擇安裝和運行何種程序，與PC機不同的是，嵌入式系統執行一套特殊的任務。因此，嵌入式系統包括系統的所有軟硬件。嵌入式系統的實例有很多，從控制電動工具或家電的低價微控制器，到機頂盒等設備中使用高度復雜的系統芯片，都屬于嵌入式系統范疇。

因為今天的先進的嵌入式系統可能含有數百萬支晶體管，所以投入資源或時間給每種應用設計新的硬件是行不通的。相反，基于平臺的解決方案被廣泛用于把普通硬件模塊配置成適用于某一特定應用的硬件設計中。

VERTIGO項目致力于彌補系統級建模和交易級執行的驗證與傳統的RTL(寄存器傳輸級)提交描述之間的差距。雖然VERTIGO不會涉及行為級綜合，但是，無論使用何種改進工藝，該項目仍將簡化不同交易級模型(TLM)的一致性驗證和RTL級驗證。研究案例來自意法半導體開發的嵌入式系統，這些案例將重點介紹與TLM和RTL級相關的混合級/混合語言流程。

Umberto Rossi是意法半導體的功能驗證支持主管，即VERTIGO項目的負責人，他說：“我們希望在VERTIGO上取得幾項技術突破。開發TLM和RTL共用的表達式覆蓋準則，促進不同抽象層之間的系統驗證，是開發工作中的最重要的部分。”

VERTIGO項目將研究幾項有助于不同階段設計流程的建模和驗證(軟件、TLM-級、RTL-級、模塊級和系統級)的形式方法，以及結合基于仿真的驗證方法(動態驗證)的綜合方法，將開發一種基于斷言的驗證(ABV)方法，這種方法可用于強調TLM的動靜態兩種驗證方法，并含有用于測量動靜態驗證覆蓋的相關度量。最后，項目團隊將設計一個能夠促進嵌入式平臺測試軟件例程開發的軟硬件共同驗證環境的原型。

VERTIGO的驗證標準和OSCI的開發以及TLM標準化都將參考公共聯盟像Accelera的發展計劃。

VERTIGO項目于2006年6月1日啟動，定于2008年11月30日結束。該項目符合歐盟第六期研究框架計劃(FP6) 2002 – 2006的信息、社會與科技(IST)項目的“嵌入式系統”的戰略目標，詳情查閱:http://cordis.europa.eu/ist /embedded:“給嵌入在智能器件內的軟硬件系統開發下一代建模、設計、實施和操作的技術、方法、工具。一個端到端的系統愿景將會允許創建注重成本效益的高性能、高可信度、上市時間短、部署快速的環境智能系統。”

Vertigo項目詳情請登錄網站： www.vertigo-project.eu