祖父時代的ADC已成往事：RF采樣ADC給系統設計帶來諸多好處

　　滿足SFDR要求的AAF的頻率響應如圖7所示。此系統的實現不是不可能，但存在很多設計難題。帶通濾波器涉及到大量器件，是最難實現的濾波器之一。器件選擇非常重要，任何不匹配都會導致ADC輸出中出現不需要的雜散(SFDR)。除了非常復雜以外，任何阻抗不匹配都會影響濾波器的增益平坦度。為了優化該濾波器設計以滿足帶通平坦度和阻帶抑制要求，需要做相當多的設計工作。

　　圖7. 圖6所示前端的帶通響應

　　雖然這種無線電設計的前端實現很復雜，但它確實有效，如圖8中的SNR/SFDR性能與頻率的關系曲線所示。

　　圖8. 圖6所示16位250 MSPS ADC設計的SNR/SFDR與頻率的關系

　　205 MHz時的FFT如圖9所示。然而，系統實現因為下列原因而變得復雜：X 濾波器設計。X FPGA必須提供專用I/O端口來捕捉LVDS數據(16對)，這會使PCB設計復雜化。X FPGA還需要留出一些處理能力來進行數字信號處理。

　　圖9. 圖6所示16位250 MSPS ADC設計在205 MHz時的FFT

　　RF采樣ADC簡化并加速設計

　　RF采樣ADC方法采用過采樣技術，然后抽取數據以改善動態范圍。深亞微米CMOS技術提供的速度優勢與高數字集成度能力相結合，開創了RF采樣ADC的新紀元，它現在能執行大量重要處理，而不只是簡單的模數轉換。這些ADC擁有更多的數字電路，支持高速信號處理。

　　對系統設計人員來說，這意味著實現起來很簡單，并可獲得其它靈活性，而這在以前一直屬于ASIC/FPGA領域。上面的無線電設計示例也可以利用RF采樣ADC實現。AD9680 (14位、1GSPS JESD204B、雙通道ADC)是一款新型RF采樣ADC，而且還有其它數字處理能力。此ADC在全速率(1 GSPS)時的NSD約為67dBFS?，F在還不用擔心SNR，因為稍后就會知道。目標頻段與之前相同，但關于RF采樣ADC奈奎斯特區的頻率規劃要簡單得多，如圖10所示。這是因為該ADC的采樣頻率(1 GHz)是上述例子(250 MHz)的4倍。

　　圖10. 采用1 GSPS ADC的50 MHz寬帶無線電的頻率規劃

　　從頻率規劃可知，它實現起來要比圖4所示簡單得多。AAF要求也有所降低，如圖11所示。這種方法的思想是使用簡單的模擬前端設計，而把數字處理模塊留在RF采樣ADC內以執行繁重的信號處理。

　　圖11. 1 GSPS ADC的AAF移植

　　過采樣的好處是將該頻率規劃擴展到整個奈奎斯特區，即比250 MSPS奈奎斯特區大4倍的區域。這樣就大大降低了濾波要求，一個簡單的三階低通濾波器就足夠，而無需250 MSPS ADC方案所用的帶通濾波器。采用RF采樣ADC的簡化AAF實現方案如圖12所示。

　　圖12. 包括放大器、抗混疊濾波器和1 GSPS ADC的前端設計

　　圖13所示為低通濾波器響應性能。同時顯示了帶通濾波器以作比較。低通濾波器的帶通平坦度更佳，而且就器件不匹配而言更容易管理。其阻抗匹配也更容易實現。此外，由于器件數量更少，系統成本也更低。簡化的前端設計可縮短設計時間。

　　由于現代RF采樣ADC集成了非常多的數字處理功能，因此數字處理可以在ADC內部高速進行。如上文所述，這樣可以實現高功效和高I/O效率的設計?，F在，系統設計人員可以利用其FPGA的未使用JESD204B收發器來服務來自其它RF采樣ADC的數據，這些ADC已對數據進行處理(模數轉換、濾波和抽取)。這樣就可以高效使用FPGA資源，同時提高無線電設計的通道數。

　　圖13. 250 MSPS ADC和1 GSPS ADC的AAF比較

　　利用DDC，ADC可以用作數字混頻器來調諧至設計需要的任何中頻。本例同樣使用上述頻率規劃。采用?抽取選項和實數混頻來演示ADC性能，如圖14所示。

　　圖14. RF采樣速率為1 GSPS，DDC設置為1/4抽取

　　在正?；蛉珟捘Ｊ较拢珹D9680的SNR約為66 dBFS至67 dBFS。當DDC處于工作狀態且抽取比為?時，還可以獲得6 dB的額外處理增益[3]。這樣可以確保動態范圍性能保持不變。由于RF采樣ADC以4倍原始采樣速率采樣，因此諧波會擴展(如圖10所示)。RF采樣ADC中的DDC確保抽取濾波器以數字方式衰減干擾信號。然而，屬于目標頻段內的諧波(更高階或其它)仍會顯示，因為DDC允許其通過。引起它的原因可以是放大器偽像或低通濾波器沒有足夠的衰減能力。低通濾波器可以根據系統要求重新設計，以滿足其它雜散性能要求。

　　圖15顯示了1GSPS ADC的SNR/SFDR與輸入頻率的關系。數據清楚地表明，DDC的使用使得SNR提高6 dB (原因是處理增益)，SFDR也得到改善。在全帶寬模式下運行時，SFDR通常受二次或三次諧波限制，而在DDC模式(?抽取)下，限制因素為最差其它諧波。

　　圖15. 圖12所示14位1 GSPS ADC設計的SNR/SFDR與頻率的關系

　　抽取輸出的FFT如圖16所示。使用DDC時，必須采取措施確保目標頻段得到正確處理。本例中，NCO調諧至200 MHz，使得目標頻段落在抽取奈奎斯特區的中央。DDC可以方便地消除頻譜中不需要的頻率。因此，FPGA的處理開銷更低。

　　圖16. 1/4抽取時1 GSPS ADC的205 MHz FFT;NCO調諧至200 MHz

　　作為對比，圖17顯示了AD9680在正常(全帶寬)工作模式下的FFT。

　　圖17. 全帶寬模式下1 GSPS ADC的205 MHz FFT

　　通過這些圖形可知，DDC除了能改善帶內噪聲性能之外，還能提供無干擾諧波的清潔頻譜。由于DDC對數據進行濾波和抽取(至250 MSPS)，因此還會降低輸出通道速率，這使得JESD204B串行接口具有更靈活的選項。系統設計人員可以選擇高通道速率(較昂貴)、低I/O數FPGA或低通道速率(較便宜)、高I/O數FPGA。

　　結論

　　RF采樣ADC為系統設計提供了獨特的優勢，而在幾年前，這是無法實現的。業界期望加速基礎設施的設計和實現，以便應對更高的帶寬需求。設計時間和預算不斷縮減，對可擴展、可重新配置、更多由軟件驅動的架構的需求催生出新的設計范式。更高帶寬的需求伴隨著更高容量的需求。這就給FPGA I/O帶來了更大的壓力，而RF采樣ADC可以利用內部DDC予以化解。