嵌入式脈象采集儀電路設計
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3 FPGA模塊的關鍵電路設計
3．1 脈象采樣控制器的設計
為了使設計簡單化，對于脈象采集控制的FPGA設計，采用在SoPC系統外做控制電路部分，然后通過SoPC的PIO與SoPC連接。由脈象信號采樣的組成可知，脈象采集與FPGA相連的只有數據線接口和控制線，3路脈搏信號和3路信號共用一個ADC。
由于脈搏信號的頻率較低，大多在100 Hz以下，所以每一通道的脈搏信號采樣頻率設定為1 kHz左右就能滿足采樣的需要，也就是1 ms的時間間隔要對3個通道循環1遍。每一通道都經過數據采集初始化、啟動采集、數據輸出、鎖存等4步，計算每一步時間約為83μs。也就是說，如果每一步都能在83μs內完成，就可以利用1個周期為83μs的外部時鐘控制狀態的翻轉。AD678的轉換時間是5μs，而NIOSⅡ的操作時間在ns級，所以 83μs內完全能夠完成每一步的操作需要。采集控制部分分為2部分實現，一部分實現83μs的時序，另一部分是采集的狀態機設計。83μs的實現采用外部時鐘分頻的方法，采集狀態機的轉換受83μs時序部分的輸出控制。狀態機的設計中，寸、關、尺三部分需要循環一遍，每一部又包括采樣的初始化、啟動轉換、轉換結束、存數據等5步操作。具體源程序如下：
linux操作系統文章專題:linux操作系統詳解（linux不再難懂）
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