嵌入式脈象采集儀電路設計

摘要：該脈象采集儀采用IP核技術、SoPC技術，將脈象采集的大部分功能都集成在一片FPGA內部，并自主進行了脈象采集控制的FPGA 設計。該設計采用在SoPC系統外做控制電路部分，三路脈搏信號共用一個ADC，只需要很少的外部器件就能實現。與早期采用工控機、PC機，或者現在多采用的ARM設計方法相比，該脈象采集儀具有成本低，功耗低，體積小，便于擴展，穩定性高和系統維護方便等優點。
關鍵詞：脈象采集；FPGA；IP核；嵌入式系統

脈診作為中醫最重要的一種診斷方式，具有模糊性、不確定性的特點，是近年來中醫現代化研究中的熱點。隨著電子、計算機技術的快速進步，將嵌入式技術、 FPGA技術、IP核技術結合在一起，融合電子技術、信號處理方法等學科知識，在中醫基本理論的指導下，設計脈象診斷設備，構建一個靈活高效，可擴展性強，可靠性高，功耗低，可便攜的脈象采集儀具有重要的現實意義和良好的市場前景。

1 儀器總體設計
嵌入式脈象采集儀的前期設計目標是脈搏信號的采集、存儲、顯示、簡單處理、通信等，后期要對所采集到的信號處理，得到脈象特征，對病人做出診斷。在 FPGA的選型時，不但要考慮當前功能是否夠用，價格適中，而且要考慮產品的升級換代，所以設計的系統選擇Alt-era公司Cyclone II系列EP2C35F484C8作為核心芯片。以FPGA芯片為核心的嵌入式脈象采集儀的結構組成如圖1所示。從圖1中可以看出，硬件主要由電源、顯示、存儲器、脈象采集、FPGA、通信等6個模塊組成。



2 主要外圍電路設計
由于在FPGA內部采用VGA控制器IP核，選擇模擬儀器公司的10位高速視頻DAC芯片。
SRAM采用IDT公司的IDT71V416器件，利用2片IDT71V416器件構成32位存儲器，以與NiosⅡ的32位CPU的總線匹配。對 SRAM的控制，選用Altera公司提供SRAM控制器核，其控制信號由SoPC自動生成。SDRAM為系統中的數據及堆棧提供暫存空間。系統啟動后，程序代碼調入SDRAM中運行，以提高系統的運行速度。系統中采用HYNIX公司的64 MB SDRAM，型號為HY57V561620HT。它提供LVTTL接口，分為4個BANK，每個BANK容量為4 M×16 b。由BA0，BA1的狀態決定選定那個BANK。FLASH存儲器的設計采用AMD公司的AM29LV128M器件。可以自由選擇數據的位數為16 b或者8 b，但是最高位是模式位，采用IP核完成設計，具有比較優越的性能。
2．1 通信模塊的設計
采用非常普遍的串行口通信。RS 232串行總線具有結構簡易，成本低廉，硬軟件支持豐富，安裝方便等特點。雖然RS 232的速度稍微慢了點，但是對于頻率小于100 Hz信號的采集還是足能滿足的。采用MAXIM公司的max3232作為串口轉換芯片，其供電電壓為3～5V，速度可以達到1 Mb／s，具有良好的性能。
2．2 脈象采集模塊的設計
脈象采集模塊包括傳感器、儀器放大器、采樣保持器、A／D轉換器等，是脈象采集儀的關鍵部分。
脈象采集儀的傳感器決定著采集的質量，設計采用硬面壓力傳感器，型號為華科公司的HK2000G脈搏傳感器。利用這種傳感器合理設計系統，采集到的脈搏信號能較好地達到要求標準。
選用ADI公司的儀器放大器AD620來放大采集到的脈搏信號。AD620非常適合于壓力感測方面的應用。設計系統需要采集三路脈象信號，為了節省脈象信號模擬數字轉換和濾波的成本，在信號的前端，設計模擬多路開關，進行多路復用功能。脈象信號較微弱時，為了較少地引入噪聲，采用AD7501模擬開關。
A／D轉換器選用內帶采樣保持器、高精度基準電源、內部時鐘和三態緩沖的數據輸出AD678。它是12位分別率，5μs轉換時間的ADC。具有外部結構簡單，使用方便，精度高的特點。