多種觸發功能的可編程高速數據采集模塊

摘要：給出一種具有多種觸發功能的可編程高速數據采集模塊的設計方法。模塊可以動態設置觸發窗長度、觸發點電平、觸發極性和觸發模式；依據觸發字與存儲在FIFO中的A／D轉換數據比較確定觸發位置，并根據設置的預觸發深度實現對A／D轉換數據的存儲和傳輸。由于觸發電路采用了全數字化設計，與采用模擬電平比較器實現觸發電平比較相比，無需硬件改動，可以靈活地配置觸發方式，同時也降低了系統調試難度。
關鍵詞：高速數據采集；數字電路；觸發窗；先進先出存儲器

引言
在數據采集的過程中，為了不漏掉任何一個既定特征的信號，A／D轉換器必須不斷地采集數據。但是由于存儲器容量的限制，不可能無限制地采集并存儲數據。如何使模塊能自動檢測、采集并存儲有效數據呢?觸發技術的引入可以解決這一問題。觸發是為了有效地觀測信號，當被測信號滿足觸發條件時，啟動一次數據采集，使用戶在屏幕上能觀測到滿足觸發條件的波形。
觸發電路在以往的設計中，多采用電平比較器，其缺點是：采用的分立元件多，不利于模塊移植和速度的提升，同時觸發方式多樣化配置也受到硬件限制，不具備智能化特點。本模塊基于高速A／D轉換器和FPGA，提出了一種全數字化的多種觸發功能的高速數字采集設計方案。模塊接口易于移植，采集頻率高達50 MHz，具有多種可編程觸發功能，采用的觸發窗技術進一步保證了采樣存儲數據的正確性和有效性。

1 高速數據采集模塊結構
高速數據采集模塊由FPGA存儲控制、傳輸電路和AD9057數據采集部分構成。其中FPGA為此次模塊設計的重點。多種觸發功能的高速數據采集模塊結構框圖如圖1所示。采用Cyclone系列EP1C6Q240C8型號的FPGA控制芯片，其Bank4 I／O口與AD9057相連，有源晶振提供了50 MHz的時鐘頻率。

此模塊通過通信接口動態設置觸發極性、觸發模式、觸發窗長度、觸發點電平，觸發極性可選上升沿觸發rising_edge和下降沿觸發falling_edge兩種。觸發模式可分為前觸發pre_trigger、中間觸發mid_trigger、后觸發post_trigger三種模式。觸發窗長度設置為0～100的整數，觸發點電平可設置為0～255的整數。
當連接通信接口的外部顯示控制界面設置好觸發極性、觸發模式、觸發窗長度、觸發點電平時，開始啟動采集命令，包裝好的40位數據流將被發送到FPGA；FPGA接收到40位數據后，迅速分離成5個8位數據，即觸發極性、觸發模式、觸發窗長度、觸發點電平和采集啟動信號，利用FIFO存儲器先進先出的特性以及對AD9057的控制時序，配合觸發信號存儲A／D數據；當采樣完成后，FIFO中的數據可以被發送到外部的顯示控制界面直觀地顯示出來。