基于CPLD的異步串行收發器設計
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關鍵詞：異步串行收發器；混合輸入；在系統可編程；CPLD；ispLSI1016
傳統數字系統的設計主要基于標準邏輯器件并采用“Ｂｏｔｔｏｍ－Ｕｐ”（自底向上）的方法構成系統。這種“試湊法”設計無固定套路可尋，主要憑借設計者的經驗。所設計的數字系統雖然不乏構思巧妙者，但往往要用很多標準器件，而且系統布線復雜，體積功耗大，可靠性差，相互交流和查錯修改不便，設計周期也長。隨著電子技術的發展，采用先進的ＣＰＬＤ ?復雜的可編程邏輯器件?器件取代傳統電路已經成為技術發展的必然趨勢。Ｌａｔｔｉｃｅ公司的ｉｓｐＬＳＩ是當今世界上速度最快密度最高的ＣＰＬＤ之一。它采用先進的ＩＳＰ技術，使器件無需拆卸即可在系統內重新配置邏輯功能。數字系統設計的革命性變化，使得傳統的“固定功能集成塊＋連線”的設計方法正逐步退出歷史舞臺，而基于芯片的設計正在成為電子系統設計方法的主流。
本設計選用Ｌａｔｔｉｃｅ公司生產的ｉｓｐＬＳＩ１０１６器件，并以“異步串行收發器”為例，采用現代電路與系統中的設計思想來說明“基于芯片的設計”在實現數字系統的具體應用方法。這種設計方法不僅可使硬件設計“軟件化”、縮短設計周期、提高效率，而且易于修改和“升級”。
１ 異步串行收發器的工作原理
異步串行收發器的工作原理主要包括兩部分：第一是接收串行數據并將其轉化為并行數據，第二是把并行數據以串行數據方式發送出去。由于接收和發送是異步的，所以接收部分和發送部分需要不同的時鐘。
發送部分的系統工作原理如圖１所示，其中ＴＸＤ?７?０?是并行數據輸入信號，ＴＢＩＴＣＬＫ是發送器時鐘信號，ＲＥＳＥＴＦ是發送器控制模塊內部復位信號，ＭＷＤＳＬＦ是電平敏感鎖存器使能信號，ＴＲＳＴＦ是一位鎖存器模塊復位信號，ＴＸＤＡＴＡ是串行數據輸出信號。
當發送電路工作時，電平敏感鎖存器使能信號（ＭＷＤＳＬＦ）有效，并行數據被送入鎖存器，之后，控制模塊１產生并入串出移位寄存器裝入信號（ＳＴＬＤ），以在時鐘信號（ＴＢＩＴＣＬＫ）的作用下，將并行數據裝入并入串出移位寄存器，然后，控制模塊１再產生并入串出移位寄存器移位信號（ＳＴＬＤ），并在時鐘信號（ＴＢＩＴＣＬＫ）的作用下，將并行數據移出。
２ 異步串行收發器的具體實現
硬件電路功能來用Ｌａｔｔｉｃｅ公司的ＣＰＬＤ來實現，用ｉｓｐＬＥＶＥＲ３．０ 進行軟件設計。可利用原理圖和硬件描述語言ＶＨＤＬ完成源文件的設計。以下對其ＣＰＬＤ流程源文件及仿真波形作以介紹。
２．１ 用ｉｓｐＬＥＶＥＲ軟件設計ＣＰＬＤ的流程
Ｌａｔｔｉｃｅ公司新的設計工具ｉｓｐＬＥＶＥＲ可支持ｉｓｐ-ＭＡＣＨ、 ｉｓｐＬＳＩ、 ｉｓｐＧＤＸ、 ｉｓｐＧＡＬ、 ＧＡＬ器件以及具有革新意義的新的ｉｓｐＭＡＣＨ ５０００ＶＧ和ｉｓｐＭＡＣＨ ４０００ ＣＰＬＤ器件系列。用ｉｓｐＬＥＶＥＲ設計ＣＰＬＤ的源文件主要有硬件描述語言（ＶＨＤＬ、Ｖｅｒｉｌｏｇ ＨＤＬ和ＡＢＬＥ－ＨＤＬ）、電路原理圖和網表五種方式。在利用該軟件設計數字電路與系統時，可采用原理圖、硬件描述語言以及混合輸入方式。本設計將采用混合輸入方式（原理圖與ＶＨＤＬ語言）。用ｉｓｐＬＥＶＥＲ軟件設計ＣＰＬＤ的基本流程如圖３所示。
ｉｓｐＬＥＶＥＲ軟件的系統庫包括３部分：可編程大規模集成電路庫（ｐＬＳＩ）、通用電路庫（ＧＥＮＥＲＩＣ）、用戶自己設計的元件庫（Ｌｏｃａｌ）。這些庫中又列出了若干子庫，而這些子庫都是以宏來定義的，如門（Ｇａｔｅ）、寄存器（Ｒｅｇｓ）、算術運算器（Ａｒｉｔｈｓ）、Ｉ／Ｏ端口等。
在原理圖輸入方式中，首先應當用這些宏來構成電路符號，然后像邏輯元件那樣畫成原理圖，同時給出它們的連線以及各個輸入輸出緩沖器電路的具體配置。由此構成的宏在原理圖上只是一些方框形的符號，沒有涉及其內部具體邏輯，因而這種宏實際上是一種所謂的頂層原理圖。與頂層原理圖對應的是底層原理圖，頂層原理圖實際上是一種由各種門和觸發器等基本邏輯器件組成的基本原理圖，可以說它是頂層原理圖的內核。除了直接用基本邏輯器件構成底層原理圖外，還可以用硬件描述語言編寫源文件模塊以作為宏，同時作為一種底層原理圖去充實、支持頂層原理圖。頂層模塊原理圖如圖４所示。
圖５中，圓圈部分的并入串出移位寄存器（ＰＳ＿ＳＨＩＦＴＲＥＧ）宏模塊可用硬件描述語言（ＶＨＤＬ）進行功能描述。其ＶＨＤＬ源文件如下：
ＬＩＢＲＡＲＹ ｉｅｅｅ；
ＵＳＥ ｉｅｅｅ．ｓｔｄ ｌｏｇｉｃ １１６４．ＡＬＬ；
ｅｎｔｉｔｙ ｌｏｇｉｃ１６６ ｉｓ
Ｐｏｒｔ ? Ａ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
Ｂ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
Ｃ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
ＣＬＫ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
Ｄ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
Ｅ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
Ｆ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
Ｇ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
Ｈ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
ＳＥＲ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
ＳＴＬＤ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
ＱＨ ? Ｏｕｔ ｓｔｄ ｌｏｇｉｃ ?；
ｅｎｄ ｌｏｇｉｃ１６６；
ａｒｃｈｉｔｅｃｔｕｒｅ ＢＥＨＡＶＩＯＲＡＬ ｏｆ ｌｏｇｉｃ１６６ ｉｓ
ｓｉｇｎａｌ ｔ ｌａｔｃｈ? ｓｔｄ ｌｏｇｉｃ ｖｅｃｔｏｒ?７ ｄｏｗｎｔｏ ０?；
ｂｅｇｉｎ
ｐｒｏｃｅｓｓ?ＳＴＬＤ，ＣＬＫ，ＳＥＲ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ?
ｂｅｇｉｎ
ｉｆ?ＣＬＫ＇ｅｖｅｎｔ ａｎｄ ＣＬＫ＝′１′? ｔｈｅｎ
ｉｆ?ＳＴＬＤ＝′１′? ｔｈｅｎ
ｔ ｌａｔｃｈ?７?＜＝Ａ；
ｔ ｌａｔｃｈ?６?＜＝Ｂ；
ｔ ｌａｔｃｈ?５?＜＝Ｃ；
ｔ ｌａｔｃｈ?４?＜＝Ｄ；
ｔ ｌａｔｃｈ?３?＜＝Ｅ；
ｔ ｌａｔｃｈ?２?＜＝Ｆ；
ｔ ｌａｔｃｈ?１?＜＝Ｇ；
ｔ ｌａｔｃｈ?０?＜＝Ｈ；
ｅｌｓｅ
ｔ ｌａｔｃｈ?０?＜＝ｔ ｌａｔｃｈ?１?；
ｔ ｌａｔｃｈ?１?＜＝ｔ ｌａｔｃｈ?２?；
ｔ ｌａｔｃｈ?２?＜＝ｔ ｌａｔｃｈ?３?；
ｔ ｌａｔｃｈ?３?＜＝ｔ ｌａｔｃｈ?４?；
ｔ ｌａｔｃｈ?４?＜＝ｔ ｌａｔｃｈ?５?；
ｔ ｌａｔｃｈ?５?＜＝ｔ ｌａｔｃｈ?６?；
ｔ ｌａｔｃｈ?６?＜＝ｔ ｌａｔｃｈ?７?；
ｔ ｌａｔｃｈ?７?＜＝ＳＥＲ；
ｅｎｄ ｉｆ；
ｅｎｄ ｉｆ；
ｅｎｄ ｐｒｏｃｅｓｓ
ＱＨ＜＝ｔ ｌａｔｃｈ?０?；
ｅｎｄ ＢＥＨＡＶＩＯＲＡＬ；
圖5
ＬＩＢＲＡＲＹ ｖａｎｍａｃｒｏ；
ＵＳＥ ｖａｎｍａｃｒｏ．ｃｏｍｐｏｎｅｎｔｓ．ＡＬＬ；
ＬＩＢＲＡＲＹ ｉｅｅｅ；
ＬＩＢＲＡＲＹ ｇｅｎｅｒｉｃｓ；
ＵＳＥ ｉｅｅｅ．ｓｔｄ ｌｏｇｉｃ １１６４．ＡＬＬ；
ＵＳＥ ｉｅｅｅ．ｎｕｍｅｒｉｃ ｓｔｄ．ＡＬＬ；
ＵＳＥ ｇｅｎｅｒｉｃｓ．ｃｏｍｐｏｎｅｎｔｓ．ＡＬＬ；
ｅｎｔｉｔｙ ｃｏｕｎｔｅｒ９ ｉｓ
Ｐｏｒｔ ? ｃｌｋ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；
ｃａｏ ? Ｏｕｔ ｓｔｄ ｌｏｇｉｃ ?；
ｅｎｄ ｃｏｕｎｔｅｒ９；
ａｒｃｈｉｔｅｃｔｕｒｅ ｂｅｈａｖ ｏｆ ｃｏｕｎｔｅｒ９ ｉｓ
ｓｉｇｎａｌ ｃｏｕｎｔｅｒ? ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ９；
ｂｅｇｉｎ
ｐｒｏｃｅｓｓ?ｃｌｋ?
ｂｅｇｉｎ
圖6
ｉｆ?ｃｏｕｎｔｅｒ＝９? ｔｈｅｎ
ｃｏｕｎｔｅｒ＜＝０；
ｅｌｓｅ
ｃｏｕｎｔｅｒ＜＝ｃｏｕｎｔｅｒ＋１；
ｅｎｄ ｉｆ；
ｅｎｄ ｉｆ；
ｅｎｄ ｐｒｏｃｅｓｓ；
ｐｒｏｃｅｓｓ?ｃｏｕｎｔｅｒ?
ｂｅｇｉｎ
ｉｆ?ｃｏｕｎｔｅｒ＝９? ｔｈｅｎ
ｃａｏ＜＝′１′；
ｅｌｓｅ
ｃａｏ＜＝′０′；
ｅｎｄ ｉｆ；
ｅｎｄ ｐｒｏｃｅｓｓ；
ｅｎｄ ｂｅｈａｖ；
在上述源文件設計中，控制模塊１和控制模塊２都采用了調用宏模塊的方式。在此設計中，時序控制十分重要，而采用調用宏模塊的原理圖輸入方式能很好的控制延時參數。如果用硬件描述語言進行時序功能描述，那么經邏輯綜合、優化后，其延時參數有時很難控制。而減小延時參數需要更多的資源來補償。
ｉｓｐＬＥＶＥＲ軟件提供了強大的功能仿真和時序仿真功能，其最高仿真頻率可達３６ＭＨｚ。圖７是接收器部分的仿真波形。預接收的串行數據為：“１０１０１１１０”。而發送器部分的仿真波形如圖８所示。預發送的并行數據為：ＴＸＤ０＝‘１’，ＴＸＤ１＝‘０’，ＴＸＤ２＝‘１’，ＴＸＤ３＝‘０’，ＴＸＤ４＝‘１’，ＴＸＤ５＝‘１’，ＴＸＤ６＝‘１’，ＴＸＤ７＝‘０’。
３ 結論
該設計充分體現了ＩＳＰ技術的優越性，使整個系統無論從最初方案的設計到編寫程序，還是從仿真調試到下載驗證，都顯得相當快捷和方便。采用ＩＳＰ技術具有流程簡單、無引腳損傷、可實現多功能硬件、并可為測試重構邏輯等優點。隨著網絡技術的日益完善，通過網絡來對遠隔萬里的用戶系統進行軟件版本的升級換代，無疑會給廠家與用戶帶來更多方便。該異步串行收發器接收和發送的ｂｉｔ數可根據具體需要進行相應的改動，而且只需改動底層模塊中的鎖存器、串入并出移位寄存器及并入串出移位寄存器的ｂｉｔ數和計數器的大小（控制模塊部分不需改動），然后再經相關軟件的綜合和適配，即可重新下載到具體器件中。該設計中 ｂｉｔ數選擇８位，完全是出于所選器件的容量考慮。
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