基于Web和硬件可重構技術的遠程抄表設計
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它由三個部分組成，分別是抄表客戶端程序、數據集中器以及分布在各家各戶的電表。抄表流程如下：首先由抄表人員使用抄表客戶端程序向數據集中器以HTTP協議的形式發送抄表請求，該請求通過因特網到達數據集中器后，會首先被一個嵌入式Web服務器進行處理。嵌入式Web服務器將返回一個HTML文件給客戶端，要求用戶輸入命令類型(例如，是抄數據還是執行相關控制操作)、電表編號以及附加數據。當用戶填完表單后，這些數據將依照HTTPPOST協議發送給數據集中器中的嵌入式Web服務器。隨后，相關的命令和數據參數抽取出來，送給數據集中器的控制模塊。控制模塊將對命令參數進行判斷和安全性檢查，然后生成相應的命令元組，以便控制和讀取數據。電表通信模塊完成與電表之間的通信任務，負責將命令元組發送給電表，并讀取執行結果。當執行抄表操作時，數據將被電表通信模塊以數據元組的方式返回給控制模塊，然后按照固定格式被組裝為一個字符串，并交給嵌入式Web服務器。嵌入式Web服務器將這些數據插入到預先設計好的HTML文件模板中，隨后將其通過因特網返回給客戶端的抄表程序。
硬件設計
從圖1中可以看出，數據集中器是系統中的關鍵部分，一方面它需要按照《DL/T64521997：多功能電能表通信規約》通過RS485總線從電表處采集數據，并執行各種控制任務；另一方面它必須能夠解釋以HTTP形式發送過來的控制命令，并將執行結果以HTML文件的形式返回給抄表客戶端。
本文在進行硬件設計的時候采用了基于IP核的設計方法，并將數據集中器的大部分功能在單個FPGA芯片上予以實現。設計電路原理圖之前，必須根據系統需求選擇合適的IP核。所謂IP核，是指那些以硬件形式(硅片版圖)或者軟件形式(用Verilog、VHDL描述的RTL或者門級模型)存在的、具有特定功能的硬件電路。IP核通常分為硬核、固核與軟核三種。根據系統的硬件開發環境以及性能需求，本文選擇了Altera公司開發的一系列軟核產品，它們是用Verilog語言所描述的硬件模塊，允許用戶根據需要對各種參數進行配置，如數據通路帶寬、優先進行速度優化還是資源優化等，因而應用非常靈活。系統所用到的軟IP核產品有Nios CPU、ROM、RAM、定時器、通用異步收發器UART，以及用于外部功能擴展的Avalon總線模塊，并將Nios CPU配置為32位字長模式，擁有256個通用寄存器，工作頻率33MHz；UART配置為14400bPs的波特率，8位數據位，2位停止位，無奇偶校驗。在確定了IP核并進行相應設置后，需要設計系統的電路原理圖。圖2表示了由各個IP模塊組成的數據集中器內部硬件結構，其中的ROM用于存放用戶程序，RAM作為程序運行時的存儲空間，定時器為實時操作系統提供時鐘中斷功能，外部總線接口和UART負責與系統外部進行通信。它們將通過一條內部總線與Nios CPU相連，這樣就構成了一個完整的嵌入式硬件系統。設計電路圖后的下一步工作是選擇合適的實現載體。基于IP核的設計方法通常使用FPGA芯片或者直接在硅片上實現。本文采用的是Altera公司APEX20KE系列FPGA芯片，能提供8000個左右的邏輯塊資源和多達400Kb左右的ROM和RAM存儲空間。由于FPGA芯片具有可反復更改的特性，因此有助于硬件系統的改進和不斷升級。另外，通過對通信接口進行重構，例如將UART改為CAN總線控制器，可以使系統能與更多的硬件環境兼容。本文引用地址：http://www.104case.com/article/192114.htm
圖2 數據集中器的硬件結構
由于在FPGA芯片上構造電平轉換電路和以太網物理層、MAC層電路較困難，本文將這些功能放到了FPGA芯片的外面，并分別使用MAX485和LAN91C111芯片來實現電平轉換和以太網硬件接口功能。FPGA芯片內的UART模塊和MAX485芯片共同完成與電表的數據通信任務，前者負責接收和發送數據，后者完成信號電平的轉換。SMSC公司的LAN91C111是為了方便嵌入式應用系統連接到快速以太網而專門設計的，它實現了CSMA/CD協議的物理層和媒體訪問控制層(MAC)兩個部分，并可以很方便地與許多嵌入式處理器進行數據交換。
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