三階高密度雙極性信號(hào)編譯碼的建模與仿真

4 三階高密度雙極性編碼的仿真
在此以四連“O”的可能情況進(jìn)行如表1的多“0”消息代碼進(jìn)行分析，利用EDA工具對(duì)硬件描述語(yǔ)言源程序進(jìn)行編譯、適配、優(yōu)化、邏輯綜合與仿真，其仿真結(jié)果達(dá)到了編碼要求，仿真圖如圖10所示。將三階高密度雙極性編碼硬件描述下載到CPLD或FPGA目標(biāo)芯片中，連接好CC4052進(jìn)行實(shí)際應(yīng)用測(cè)試，用示波器測(cè)得編碼波形如圖ll所示，完成了實(shí)際轉(zhuǎn)換需求。

5 三階高密度雙極性譯碼的仿真
在此以消息代碼“111000011000011101”進(jìn)行分析，利用EDA工具對(duì)硬件描述語(yǔ)言源程序進(jìn)行編譯、適配、優(yōu)化、邏輯綜合與仿真，其仿真結(jié)果達(dá)到了編碼要求。仿真圖如圖12，圖13，圖14所示。將三階高密度雙極性譯碼硬件描述下載到CPLD或FPGA目標(biāo)芯片中，連接好雙／單極性變換電路及時(shí)鐘提取電路進(jìn)行實(shí)際應(yīng)用測(cè)試，用示波器測(cè)得譯碼輸出波形如圖14所示，完成了實(shí)際譯碼需求。

6 結(jié)語(yǔ)
將基于硬件描述語(yǔ)言的三階高密度雙極性編譯碼IP核實(shí)現(xiàn)在光通信等系統(tǒng)中，能滿足實(shí)際上測(cè)試的需要。且運(yùn)用基于硬件描述語(yǔ)言的可編程芯片開(kāi)發(fā)技術(shù)，將信號(hào)處理的相關(guān)電路進(jìn)行硬件描述，用CPLD／FPGA技術(shù)實(shí)現(xiàn)數(shù)字通信系統(tǒng)，不僅可以通過(guò)芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯功能，且由于管腳定義的靈活性，提高了工作效率，極大地減少了電路設(shè)計(jì)的時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開(kāi)發(fā)成本。