三階高密度雙極性信號編譯碼的建模與仿真
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4 三階高密度雙極性編碼的仿真
在此以四連“O”的可能情況進行如表1的多“0”消息代碼進行分析，利用EDA工具對硬件描述語言源程序進行編譯、適配、優化、邏輯綜合與仿真，其仿真結果達到了編碼要求，仿真圖如圖10所示。將三階高密度雙極性編碼硬件描述下載到CPLD或FPGA目標芯片中，連接好CC4052進行實際應用測試，用示波器測得編碼波形如圖ll所示，完成了實際轉換需求。
5 三階高密度雙極性譯碼的仿真
在此以消息代碼“111000011000011101”進行分析，利用EDA工具對硬件描述語言源程序進行編譯、適配、優化、邏輯綜合與仿真，其仿真結果達到了編碼要求。仿真圖如圖12，圖13，圖14所示。將三階高密度雙極性譯碼硬件描述下載到CPLD或FPGA目標芯片中，連接好雙／單極性變換電路及時鐘提取電路進行實際應用測試，用示波器測得譯碼輸出波形如圖14所示，完成了實際譯碼需求。
6 結語
將基于硬件描述語言的三階高密度雙極性編譯碼IP核實現在光通信等系統中，能滿足實際上測試的需要。且運用基于硬件描述語言的可編程芯片開發技術，將信號處理的相關電路進行硬件描述，用CPLD／FPGA技術實現數字通信系統，不僅可以通過芯片設計實現多種數字邏輯功能，且由于管腳定義的靈活性，提高了工作效率，極大地減少了電路設計的時間和可能發生的錯誤，降低了開發成本。
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