新一代CPLD及其應用
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支持多種I/O標準和高速接口：Stratix器件支持現有和將來的多種高速接口，如SFI-4、SPI-4、HyperTransport和RapidIO；多種高速外部存儲器件接口，如DDR SDRAM/SDR SDRAM、ZBT、QDR、QDRII和DDR SRAM/DDR FCRAM；也支持多種單端和差分I/O標準，如LVDS、HyperTransport、LVPECL、PCML、SSTL和STL，能夠在不同接口電平和協議下高速傳送數據。典型的True-LVDSTM專用電路包括SERDES電路、差分I/O緩沖器、數據定位電路和精確調整時鐘數據關系的鎖相環（PLL），具有840Mbps性能，提供很高的數據吞吐能力，能夠確保數據在所需的高比特率下可靠地傳送和接收。
時鐘管理功能：每個Stratix器件有多達12個PLL和40個全局，采用全功能的嵌入式鎖相環（PLL）管理片內和片外時鐘，可以進行頻率合成、倍頻、分頻、調整相位和延遲。Stratix器件提供了兩種PLL：增強型PLL支持外部時鐘反饋、時鐘轉換、PLL重置、可編程帶寬等功能；快速型PLL用于優化高速差分I/O端口和全局時鐘，實現最豐富的系統性能。
終端技術：Stratix器件的片內終端技術提供了串行、并行、差分、單端片內端接電阻，實現了驅動阻抗匹配，減小了傳輸終端反射，改善了信號的完整性，提高了差分和單端I/O傳輸信號的質量和可靠性。同時，由于去除了多個分立終端電阻，減少了部件數量，從而減小了印刷電路板的復雜性，優化了印刷電路板的布局和布線。
NiosTM軟核嵌入處理器：NiosTM軟件嵌入式處理器為Stratix、APEX等高端CPLD設計，可以實現SOPC（System-on-a-Progamable-Chip）集成。它提供了16位專用指令集、ALU、同步地址發生器、16或32bit數據總線、各種外設（如定時器、SRAM、FLASH）和接口（如UART、PIO、SPI、PWM、SDRAM接口和IDE硬盤控制器等），把微處理器的優點和PLD異常強大的DSP處理器功能結合在一起。DSP設計者采用Stratix DSP模塊和Nios軟核處理器，可以充分利用高性能DSP模塊和軟核處理器為軟件算法實現所需的控制邏輯，通過硬件CPLD完成軟件DSP算法。
器件配置和遠程系統升級：配置了差錯恢復電路，確保了遠程可靠、安全地系統升級和差錯修復。如果恢復電路在重配置錯誤時，差錯恢復電路將安全地回到初始的設置。本文引用地址：http://www.104case.com/article/191980.htm
2 Stratix器件的典型應用
在高速信號處理系統中，通用DSP已經無法滿足實時性、快速性的要求。設計者經常采用DSP+CPLD的結構，將任務分解成DSP完成的計算方式及控制結構比較復雜的信號處理算法和CPLD完成的時序組合邏輯及某些簡單的運算，從而使系統處理能力顯著提高。采用Stratix器件設計了高速數字信號預處理模塊。
2.1 Stratix器件應用設計
高速數字信號預處理模塊用于對原始數據進行濾波降采樣處理，達到降低采樣率、減少數據量、提高系統實時性的目的。具體結構如圖2所示。原始數據通過FPDP端口接收并經過大容量DPRAM，并通過PCI總線送回主機，進行現場數據保存；另一方面拋棄輔助數據，提取真實數據包后，傳送到降抽樣濾波器，其結果由通用浮點DSP芯片ADSP21160讀取，通過特有的Link Port傳送到主處理板。所有FIFO、DPRAM、DSP模塊均使用EP1S25內部資源。這種CPLD+DSP的混合結構設計可以同時具有DSP運算能力強和EP1S25速度高、資源豐富、設計靈活的特點，能適應大數據流的處理。
2.2 FIR濾波器仿真設計和參數計算
設計的核心部分是基于Stratix EP1S25設計的兩個結構相同的低通濾波器，分別對I/Q兩路原始數據進行濾波處理，使得其帶寬降低。為了選取適當的濾波器階數，必須在濾波效果和運算量之間進行折中。單純從濾波效果的角度講，濾波器階數越高，越能逼近理想的矩形通帶，提高抽樣后信號的信噪比。但是階數越高，運算量就越大，因此必須限制濾波器的階數。綜合考慮EP1S25中DSP模塊數量與信號指標要求，即可確定濾波器的階數。完成分析之后，在MATLAB下計算濾波器的參數，然后將參數歸一化，重新分析濾波器性能是否滿足要求。歸一化后的參數可以直接作為FIR濾波器參數供CPLD設計使用。
2.3 基于CPLD的抽樣FIR濾波器的結構設計
基于CPLD設計的FIR濾波器結構可以采用以下幾種類型：直接型FIR濾波器、倒置型FIR濾波器和降抽樣型FIR濾波器。直接型FIR濾波器是CPLD實現FIR濾波器的最常用結構，來源于FIR公式的推導，是一種常見的模型?？紤]到FIR的參數是對稱的，可以采用對稱的直接型結構。倒置型FIR濾波器是直接型FIR濾波器的變形，與直接型不同之處在于：直接型的加乘器是完全對稱的，在設計中，可以統一的加法器、乘法器后插入緩存器，對計算結果進行暫存，實現對數據的流水處理；而倒置型不具備這個特點，它的乘加器運算必須在一個時鐘周期內完成，否則運算錯誤。降抽樣型FIR濾波器，在結構上類似于直接到FIR的并聯，與前面兩種濾波器的最大不同之處是邊濾波邊抽樣。
前兩種FIR濾波器通常用于串行輸入數據的情況下。直接型由于對稱結構，可以采用流水調度，所以工作頻率很高，但是數據延遲比較大，40階的濾波器可以達到20個時鐘周期，控制比較復雜；倒置型結構的優點是沒有數據延遲，控制簡單，但是工作頻率很低，與CPLD的乘加器性能有關；降抽樣型FIR濾波器適用于輸入數據是壓縮數據的情況，即輸入的數據由多個原始數據組成，可以避免數據拆包重組和濾波后的抽樣，便于CPLD設計，最大的特點是可以在較低的時間頻率下完成濾波抽樣，不會造成數據的積累。從結構上分析，降抽樣型FIR濾波器和直接型類似，也存在控制復雜的問題。
2.4 降抽樣型FIR濾波器的仿真結果
設計中通過調用Altera Quartus II軟件的MegaFunction中的乘加器實現了一個32階降抽樣FIR濾波器。通過仿真，該濾波器完成對輸入的4096點數據流的濾波和1/4降抽樣的實時處理，只需要1024個時鐘周期，輸出延遲10個時鐘周期，處理速度大大高于通用DSP，仿真的最高工作頻率fmax達到了132MHz。在系統實際測試中，CPLD的最高工作頻率fmax超80MHz，數據吞吐量達到2560Mbit/s。
采用Stratix系列的EP1S25設計的高速數字信號預處理模塊，在實驗中，EP1S25承擔了70%的運算量，使系統達到了實時數字信號處理的要求。實驗同時證明，采用基于CPLD的FIR濾波器和高性能DSP+CPLD的混合結構，可以同時具有DSP軟件算法編程方便和CPLD結構靈活配置、適合固定算法的特點，對不同的算法都有較強的適應能力。
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