一種高效咬尾卷積碼譯碼器的設(shè)計(jì)與仿真
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2．3 回溯
回溯的深度(Trace back Depth)必須大于編碼深度(Coding Depth)，這是因?yàn)?，?jīng)過回溯CD的長度，所有的幸存路徑均會(huì)收斂。每次回溯時(shí)，所有幸存路徑都需要從內(nèi)存里面讀出TD個(gè)狀態(tài)，同時(shí)將有TD-CD個(gè)判斷之后的比特送入LIFO?；厮葜?，會(huì)有TD-CD的內(nèi)存空間可寫，另外在回溯時(shí)，還需要TD-CD個(gè)內(nèi)存空間來保存進(jìn)來的數(shù)據(jù)，這樣，內(nèi)存空間就共需TD+(TD-CD)=2TD-CD。在此可取典型值TD=96，CD=72。
2．4 FPGA的實(shí)現(xiàn)
本設(shè)計(jì)采用的FPGA芯片為Altera的StratixIIIEP3SL340系列器件，其在QuartusII9．0下綜合出來的RTL視圖如圖5所示。其布線后所占用的資源如表l所列。本文引用地址：http://www.104case.com/article/191550.htm
3 仿真驗(yàn)證
本文采用的開發(fā)流程是先在matlab下仿真出浮點(diǎn)算法的性能，然后根據(jù)系統(tǒng)要求用C實(shí)現(xiàn)定點(diǎn)模型，在和浮點(diǎn)的版本比較后，再采用Ver-ilog實(shí)現(xiàn)。由于用verilog做性能仿真比較慢，本文采用的仿真和驗(yàn)證方法是在定點(diǎn)C下做性能仿真，然后將C版本的輸入輸出作為黃金參考數(shù)據(jù)，再用modelsim仿出vetilog版本的數(shù)據(jù)和參考數(shù)據(jù)做對比，如果數(shù)據(jù)完全一樣，則驗(yàn)證通過，否則調(diào)試verilog語言并追蹤錯(cuò)誤。
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