基于CPLD的信道編解碼器的設計與實現

摘要：設計是以信道的編解碼的思想，實現信道的編解過程，通過用VHDL語言對Altera公司生產的可編程邏輯器件CPLD進行編程，從而實現HDB3碼編解碼過程，同時也可采用原理圖的形式用CPLD實現卷積碼編解碼器。通過本次設計，實現了信道的編解碼，從而了解信道的編解碼過程。
關鍵詞：信道編解碼；CPLD；HDB3碼；卷積碼

0 引言
通過對可編程邏輯器件CPLD用VHDL語言進行編程，實現編碼譯碼過程，本設計采用HDB3碼對可編成邏輯器件進行編程。

1 CPLD相關內容及信道編解碼
CPLD(Complex Programmable Logic Device)是復雜可編程邏輯器件的簡稱，它是20世紀90年代初期出現的高密度可編程邏輯器件，采用E2CMOS工藝制作，一般由三種可編程電路組成，即可編程邏輯宏單元，可編程輸入／輸出單元和可編程內部連線。它可利用EDA技術中的MAX+ PLUS2作為開發工具，將設計的電路圖或硬件描述語言編寫的程序綜合成網表文件寫入其中，制成ASIC芯片。CPLD的突出優點是可反復編程，集成度非常高，數據速率快，同時具有較大的靈活性。

2 編碼器的VHDL建模與程序設計
2．1 HDB3碼編碼規則
HDB3碼是AMI碼的改進型，稱為三階高密度雙極性碼，它克服了AMI碼的長連0串現象。HDB3碼的編碼規則為先檢查消息代碼(二進制)的連0串，若沒有4個或4個以上連0串，則按照AMI碼的編碼規則對消息代碼進行編碼；若出現4個或4個以上連0串，則將每4個連0小段的第4個0變換成與前一非0符號(+1或-1)同極性的V符號，同時保證相鄰Y符號的極性交替(即+1記為+V，-1記為-V)；接著檢查相鄰V符號間非0符號的個數是否為偶數，若為偶，則將當前的V符號的前一非0符號后的第1個0變為+B或-B符號，且B的極性與前一非0符號的極性相反，并使后面的非0符號從V符號開始再交替變化。
2．2 HDB3編碼器的VHDL建模與程序設計
HDB3碼的VHDL建模思想是在消息代碼的基礎上，依據HDB3編碼規則進行插入“V”符號和“B”符號的操作，且用2位二進制代碼分別表示。最后完成單極性信號變成雙極性信號的轉換。其編碼模型如圖1所示。

2．2．1 插“V”模塊的實現
插“V”模塊主要是對消息代碼里的四連0串的檢測，即當出現四個連0串的時候，把第四個“0”變換成符號“V”，用“11”標識。“1”用“01”標識，“0”用“00”標識。實現的VHDL結構代碼如arty：