一種基于PE3236 L波段頻率合成器設計實現

　　以往的頻率合成器都是用分立元件和小規模集成電路組裝起來的，技術復雜，可靠性低、功耗大、體積大、成本高。隨著半導體工藝和集成電路技術的快速發展，出現了許多用于頻率合成的大規模集成電路。在這些大規模集成電路中，把頻率合成器的主要部件如參考分頻器、程序分頻器、鑒相器、鎖定指示器、甚至微處理器等集成在同一芯片上。再配上參考振蕩器、壓控振蕩器、環路濾波器及高速前置分頻器，即可構成完整的頻率合成器。這使得頻率合成器的成本、體積和功耗都大大下降，簡化了設計和生產調試的復雜程度，而可靠性則明顯提高。大規模集成鎖相環頻率合成器電路的出現，為頻率合成器的應用開辟了廣闊的前景。

1　頻率合成器設計

　　所設計的頻率合成器，要求相位噪聲低，輸出頻率800～1 000 MHz，共88個波道，通過單片機發送的頻率控制字進行波道選擇。在對比各種大規模集成頻率合成芯片性能的基礎上，選用了單片大規模集成鎖相環頻率

1．1　集成鎖相環頻率合成芯片PE3236

　　集成鎖相環頻率合成芯片PE3236是Peregrine公司生產的一種高性能整數分頻PLL芯片，最高分頻頻率可達2．2 GHz。PE3236采用了UTSiCMOS技術，具有超低相位噪聲的優良性能，成為了蜂窩網／PCS基站、無線本地環路基站的理想選擇。

　　PE3236由高速前置分頻器、計數器、鑒相器和控制邏輯組成。高速前置分頻器采用吞脈沖分頻技術，通過模式選擇確定對VCO輸出頻率10還是11；主計數器M和參考計數器R分別對雙模前置分頻器輸出頻率和參考頻率進行分頻；輔助計數器A用于模式選擇控制邏輯；鑒相器產生上下頻率控制信號；還具有鑒相頻率檢測、時鐘檢測引腳。各計數器的計數值可以通過串行或并行接口編程實現，也可以直接通過連線實現。該芯片具有功耗低、相位噪聲低、雜散小、分頻頻率高、編程靈活方便等優點。

　　主計數器輸出頻率fp和參考計數器輸出頻率fc即為鑒相頻率，他們和輸入頻率、參考頻率的關系為： fp＝fin／［10(M＋1)＋A］　　A≤M＋1，M≠0　

　　fc＝fr／(R＋1)　　　 R≥0　　　　

　　當環路鎖定時，應有：fp=fc。

　　因此，芯片的輸入頻率fin與參考頻率fr的關系為：

　　1．2　頻率合成器的設計

　　設計的頻率合成器系統實現框圖如圖1所示。

　　通過串行口，來自單片機的頻率控制字對集成鎖相芯片PE3236的內部分頻器進行設置，將所需頻率fo進行10(M＋1)次分頻作為一路鑒相輸入，將參考頻率fr進行(R＋1)分頻作為另一路鑒相輸入，通過鑒相器后得到反映兩路鑒相信號誤差的輸出PD_U 和PD_D-，PD_U和PD_D經過環路濾波器，對噪聲和雜散等干擾進行抑制后得到VCO的控制電壓，控制VCO工作，使VCO輸出頻率鎖定在fo(fo＝［10

　　改變單片機控制數據，可以選擇不同的波道。

1．3　環路濾波器對相位噪聲性能的影響分析

　　隨著無線電通信系統性能的提高，信號源相位噪聲的要求常常是整個系統的制約因素。對頻率合成器的相位噪聲影響因素很多，這里對環路濾波器的影響作以簡要分析。

　　在鎖相環頻率合成器中，環路濾波器的設計是非常重要的。在環路帶寬內，鑒相器強迫壓控振蕩器(VCO)跟蹤參考頻率，將參考振蕩器的相位噪聲映射到VCO上。這一過程受到鑒相器噪聲基底的支配，因為鑒相器噪聲基底通常比參考振蕩器的相位噪聲高。由于補償頻率高于環路帶寬，環路就不能很好的跟蹤參考頻率，總的相位噪聲等于VCO的相位噪聲，因此要將環路帶寬設置在鑒相器噪聲基底與VCO自由振蕩時相位噪聲的交叉點上。過寬和過窄的環路帶寬雖然對VCO的相位噪聲有一定的改善，但不能很好地提高PLL的相位噪聲性能。

　　在本設計中，環路濾波器是由精密運算放大器OP27組成的有源比例積分濾波器，如圖2所示。為了很好地降低PLL相位噪聲，合適的選擇環路元件值是非常必要的。

2　測試結果

　　在以上設計的基礎上，制作了一個L波段的頻率合成器，實測結果如下：

　　工作頻率：800～1 000 MHz，88個波道。頻率穩定度：110－6。

　　輸出功率：≥＋7 dBm。

　　相位噪聲：≤－90 dB(偏離中心頻率10 kHz處)。

3　結　語

　　隨著雷達、電子對抗、航空航天、通訊及相關技術的發展，對頻率合成技術的要求更加嚴格。集成鎖相環頻率合成器體積小、功耗小、成本低、功能全、靈活性大、適合大規模生產等優點，越來越引起了人們的重視。本文采用大規模集成鎖相環頻率合成芯片PE3236，設計并制作了一個L波段頻率合成器。該頻率合成器已經成功應用于分米波儀表著陸設備外場檢測儀中，運行良好。

參考文獻

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