FPGA實現FIR抽取濾波器的設計

摘要：采用基于分布式算法思想的方法來設計FIR濾波器，利用FDAt001設計系統參數，計算濾波器系數，同時為了要滿足系統要求考慮系數的位數。根據FIR數字濾波器結構，對FIR數字濾波器的FPGA實現方法進行分析。
關鍵詞：FIR；FPGA；濾波器系數

O 引言
FIR(fini te impulse response)濾波器是數字信號處理系統中最基本的元件，它可以在保證任意幅頻特性的同時具有嚴格的線性相頻特性，同時其單位沖激響應是有限的，沒有輸入到輸出的反饋，系統穩定。因此，FIR濾波器在通信、圖像處理、模式識別等領域都有著廣泛的應用。在工程實踐中，往往要求對信號處理要有實時性和靈活性，而已有的一些軟件和硬件實現方式則難以同時達到這兩方面的要求。隨著可編程邏輯器件的發展，使用FPGA來實現FIR濾波器，既具有實時性，又兼顧了一定的靈活性，越來越多的電子工程師采用FPGA器件來實現FIR濾波器。

1 FIR濾波器工作原理
在進入FIR濾波器前，首先要將信號通過A／D器件進行模數轉換，使之成為8bit的數字信號，一般可用速度較高的逐次逼進式A／D轉換器，不論采用乘累加方法還是分布式算法設計FIR濾波器，濾波器輸出的數據都是一串序列，要使它能直觀地反應出來，還需經過數模轉換，因此由FPGA構成的FIR濾波器的輸出須外接D／A模塊。FPGA有著規整的內部邏輯陣列和豐富的連線資源，特別適合于數字信號處理任務，相對于串行運算為主導的通用DSP芯片來說，其并行性和可擴展性更好，利用FPGA乘累加的快速算法，可以設計出高速的FIR數字濾波器。

2 16階濾波器結構
在濾波過程中實現抽取，對于抽取率為N的抽取濾波器而言，當進來N個數據時濾波器完成1次濾波運算，輸出1次濾波結果。抽取濾波器的結果和先濾波后抽取的結果是一致的，只是對于同樣的數據，進行濾波運算的次數大大減少。在數字系統中采用拙取濾波器的最大優點是增加了每次濾波的可處理時間，從而達到實現高速輸入數據的目的。采樣數據與濾波器系數在控制電路的作用下，分別對應相乘并與前一個乘積累加，經過多次(有多少階就要多少次)反復的乘累加最后輸出濾波結果，將相同系數歸類，16階濾波器公式：

乘法器的數量減少一半，但加法器的數量增多了，但相對乘法運算來說，加法運算所占用的資源少的多，運算的速度也快得多。