JPEG 2000標準中MQ編碼器的VLSI結構設計

3 實驗結果及分析
對所實現的MQ編碼模塊用Verilog HDL硬件描述語言進行RTL級描述，在Xilinx ISE 7．1和：Model-sim 6．1平臺下進行功能驗證和時序仿真。按字節輸入測試碼流：00 02 00 51 00 00 00 C0 03 52 87 2A AAAA AA AA 82 C0 20 00 FC D7 9E F6 BF 7F ED 90 4F46 A3 BF，得到結果碼流為：84 C7 3B FC E1 A1 43 0402 20 00 00 41 0D BB 86 F4 31 7F FF 88 FF 37 47 1ADB 6A DF FF AC。得到的結果與理論結果一致，仿真波形如圖4所示。

圖4中D為輸入的測試碼流，CDH為輸出碼流。該設計在Xilinx的XA2C32A-6VP44器件上進行驗證，結果表明，最高工作頻率可達95．47 MHz，較大地提高了編碼速度，能夠滿足JPEG 2000對高速編碼的要求。

4 結 語
綜上所述，為了滿足現在對JPEG 2000高速編碼的需求。在對MQ編碼器的流程及相關算法進行分析后，利用現有FPGA的優勢，在采用三級流水線結構的同時，對編碼進行了優化；經 Xilinx的FPGA器件實現，不僅驗證了該設計在功能上的正確性，同時表明在編碼速度上得到了很大的提高，且最高工作頻率可達95．47 MHz。