圖5中的傳輸線模型由發送端、線阻抗、路徑上的相關器件與接收端組成。發送端和接收端的仿真模型是一種IBIS仿真文件。IBIS是對輸入輸出端口的電氣特性快速準確建模的方法，是反映芯片驅動和接收電氣特性的一種國際標準，它提供一種標準的文件格式來記錄如驅動源輸出阻抗、上升／下降時間及輸入負載等參數，非常適合用于振蕩和串擾等高頻效應的計算與仿真。這里選擇發送端為ICS85301l的模型，而接收端為ADS5463的模型，圖中線路阻抗選擇50 Ω，兩個輸出端并聯到地的電阻為142 Ω，線路上的隔直電容為100 nF。 本文引用地址：http://www.104case.com/article/188363.htm輸入激勵設置為．500 MHz、占空比為50的時鐘源，在LineSim的數字示波器的仿真結果窗口中顯示的波形如圖6和圖7所示。
圖6和圖7顯示的是信號的差分值。可以看出，信號在發送端的失真還可以接受，但是在接收端的波形出現了較嚴重的振鈴現象，其原因可能是：傳輸線阻抗和負載阻抗不匹配，導致信號發生反射，引起振鈴現象；端接的拓撲結構不對，采用了錯誤的端接方式。 傳輸線理論中對于振鈴現象原因的分析是：當傳輸線阻抗大于信號源阻抗時，信號源段反射系數為負值，這時將產生振鈴現象。結合本電路分析，由于信號源阻抗是ICS853011內部的輸出射隨器的輸出阻抗，約為4 Ω，而此時的傳輸線阻抗為50 Ω，過強的驅動能力導致負載端出現振鈴現象。 消除振鈴現象的方法有降低系統時鐘頻率、縮短傳輸線長度、采用正確的端接方式3種。由于本系統的時鐘頻率是固定的，而傳輸線長度又由PCB(印制電路板)的物理布局所限定，故只有采用正確的端接方式最為經濟靈活。常見的端接方式有源匹配和負載匹配，下面介紹這兩種方法的原理。
源匹配要求為輸出端串聯一個電阻，使源阻抗R。等于線路阻抗Z。，串聯后，源反射系數等于0，從而消除了負載上的反射信號。換言之，串聯的電阻吸收了發射的信號。本電路改進后如圖8所示，在輸出端串聯了一個的電阻Rs，Rs=z0一R0=50-4=46 Ω，串聯后的接收端波形見圖9。從圖9可看出，串聯一個電阻后，接收端的波形得到了很大改善。但是這種方式稍微減小了接收波形的幅度值。但總的來說，信號還在ADC的接受范圍內，不會對ADC性能有較大影響。
為了不衰減時鐘信號的幅度，另一種較好的匹配方式是終端匹配。終端匹配的原理是在走線路徑終端并聯一個電阻RL在接收端負載上，使總的負載ZL=Z0，從而使反射系數
，以消除反射，在這里采用交流負載匹配，即由一個電阻RL串聯一個電容CL然后并聯到原接收端負載上，這樣相比單接一個電阻最大的好處是可以降低直流功耗。改進的電路如圖10所示。
圖11所示為由Hyperlynx的仿真波形，可見這種方式也改善了接收端波形，同時減少了直流功耗。
在實際的時鐘電路設計中，不僅需要考慮端接方式和器件值大小，還需要考慮器件的擺放，如端接電阻和必須盡可能靠近接收端、源電阻必須盡可能靠近發送端、器件與走線方向一致等；同時，布線必須嚴格按照差分規則，保證兩差分線之間間距相等、兩線線長相等，與周圍高速數字線保持2倍以上的線間距，只有這樣才能最終實現高性能的時鐘設計。 4結束語
在高速時鐘電路的設計中，信號完整性問題一直是困擾設計人員的問題，本文提出的PECIL高速時鐘設計是在ADC設計中成功與否的關鍵因素。通過HyperLynx仿真，可以在最大程度上避免設計中的信號完整性問題。本時鐘設計已在PcB實物上得到驗證，取得了與仿真一致的效果，證明使用HyperLynx輔助設計人員進行關鍵時鐘路徑的設計是可行的。
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