低功耗10位100 MHz流水線A／D轉換器設計
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1．2 運放共享技術
根據流水線ADC工作的原理，從時序上來看，單個的MDAC中的運放只有在保持相處于放大狀態。而且前一級的保持與后一級的采樣同時進行，整個ADC在全同步時鐘控制下運行。在采樣相時，運放處于失調消除狀態，對電路不能產生任何作用，但同時運放仍要消耗大量的靜態功耗。所以采用運放共用技術很明顯能夠減少一半的運放，減小大量的功耗。
圖3為運算放大器共用技術的原理圖。相對于普通結構MDAC的流水線ADC，該改進結構的ADC兩級共用一個運放。在時鐘相clkl時，n級采樣余量信號為Vres(n-1)，n+1級利用運放處于保持狀態。但當下一個相位時，n級利用同一個運放進入保持狀態，而n+1級則采樣為Vres(n)，也就是n級的余量輸出。圖3中只給出了單端結構，實際的電路一般都為全差分結構。本文引用地址：http://www.104case.com/article/180264.htm
但是，運放共用技術存在2個缺點：一是該技術需引入新的開關，進而引入了串聯電阻，該串聯電阻與運算放大器的輸入電容結合，影響了增益級的建立時間。在高采樣頻率情況下，通常通過增大開關的寬長比來減小串聯電阻，但是增加了開關引入的非線形和失調即溝道電荷注入、時鐘饋通。二是運算放大器的輸入失調沒有時間置零。因此由于放大器的有限增益，每次輸入采樣值均受前次采樣的影響，同時放大器總是工作在保持狀態下，其引入的失調電壓和1／f噪聲亦不能消除。從而影響電路的性能。
在本設計中，為了避免由于運放沒有失調消除的過程而產生誤差累積的問題，通過增加一個失調消除開關和增加一個失調消除脈沖，可以較好地解決這個問題。
如圖3中所示，clkA時鐘為運放輸入失調消除時鐘相，clkl與clk2為整個ADC電路所用的兩相不交疊時鐘。由于在運放共享結構中，運放在clkl與clk2兩相均處于保持狀態的負反饋中。為了不改變電路結構和時鐘相，在clkl與clk2均為低的時候，引入一個新的時鐘脈沖clkA，來開啟運放輸入端連接到地的一個開關進行失調消除。通過這樣在兩相不交疊時鐘間隙增加一個失調消除脈沖，較好的解決了運放共享結構中輸入失調累積所造成的影響。
2 電路設計實現
2．1運 算放大器的設計
為了達到10位以上的線性度，放大器的開環放大倍數至少大于60 dB；為了滿足100 MHz的采樣頻率，放大器的穩定時間需小于5 ns。鑒于上述要求，本文設計的運放為折疊式全差分共源共柵結構，并采用增益增強技術(gain-boost)來提高增益。盡管折疊式共源共柵運放與套筒式共源共柵運放相比較具有功耗大、折疊點處寄生電容較大等缺點，但它卻具有高擺幅的優點，尤其是它的輸出范圍不會受到共模輸入電壓的影響。這對模／數轉換器的動態范圍的提高是非常有幫助的。
本文通過調整電路參數，以得到優化的電流，使其恰好同時滿足轉換速率和建立時間對放大器電流的要求。傳統的設計方法只是經驗性的使轉換速率約為1／2個采樣周期的1／3～1／4，因此，它比傳統設計方法具有更小的功耗。
運放電路如圖4所示，運放的增益為：
圖4中Ap，An分別為增益增強的輔助運放，輔助運放同樣采用折疊式共源共柵結構?？梢娫鲆嬖鰪娂夹g引入了輔助放大器無疑極大的提高了主放大器的增益，但是它也在放大器的傳輸函數中引入了一對零極點對(pole-zero doublet)。盡管它對放大器的頻率響應沒有影響，但卻影響了放大器時域響應。一般要求輔助放大器的單位增益帶寬至少與主放大器的帶寬相等或稍大，此外要求它的次主極點盡可能大，也就是它的相位裕度要求75°以上。
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