高速電路傳輸線效應(yīng)和信號完整性問題分析

隨著系統(tǒng)設(shè)計復(fù)雜性和集成度的大規(guī)模提高，電子系統(tǒng)設(shè)計師們正在從事100MHZ以上的電路設(shè)計，總線的工作頻率也已經(jīng)達(dá)到或者超過50MHZ，有一大部分甚至超過100MHZ。目前約80% 的設(shè)計的時鐘頻率超過50MHz，將近50% 以上的設(shè)計主頻超過120MHz，有20%甚至超過500M。

當(dāng)系統(tǒng)工作在50MHz時，將產(chǎn)生傳輸線效應(yīng)和信號的完整性問題；而當(dāng)系統(tǒng)時鐘達(dá)到120MHz時，除非使用高速電路設(shè)計知識，否則基于傳統(tǒng)方法設(shè)計的PCB將無法工作。因此，高速電路信號質(zhì)量仿真已經(jīng)成為電子系統(tǒng)設(shè)計師必須采取的設(shè)計手段。只有通過高速電路仿真和先進(jìn)的物理設(shè)計軟件，才能實(shí)現(xiàn)設(shè)計過程的可控性。

傳輸線效應(yīng)

基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設(shè)計帶來以下效應(yīng)。
· 反射信號Reflected signals
· 延時和時序錯誤Delay Timing errors
· 過沖(上沖/下沖)Overshoot/Undershoot
· 串?dāng)_Induced Noise (or crosstalk)
· 電磁輻射EMI radiation

1 反射信號

在高速電路中,信號的傳輸如上圖所示,如果一根走線沒有被正確終結(jié)(終端匹配)，那么來自于驅(qū)動端的信號脈沖在接收端被反射，從而引發(fā)不可預(yù)期效應(yīng)，使信號輪廓失真。當(dāng)失真變形非常顯著時可導(dǎo)致多種錯誤，引起設(shè)計失敗。同時，失真變形的信號對噪聲的敏感性增加了，也會引起設(shè)計失敗。如果上述情況沒有被足夠考慮，EMI將顯著增加，這就不單單影響自身設(shè)計結(jié)果，還會造成整個系統(tǒng)的失敗。

反射信號產(chǎn)生的主要原因：過長的走線；未被匹配終結(jié)的傳輸線，過量電容或電感以及阻抗失配。

2 延時和時序錯誤

信號延時和時序錯誤表現(xiàn)為：信號在邏輯電平的高與低門限之間變化時保持一段時間信號不跳變。過多的信號延時可能導(dǎo)致時序錯誤和器件功能的混亂。

通常在有多個接收端時會出現(xiàn)問題。電路設(shè)計師必須確定最壞情況下的時間延時以確保設(shè)計的正確性。信號延時產(chǎn)生的原因：驅(qū)動過載，走線過長。

3 過沖

過沖來源于走線過長或者信號變化太快兩方面的原因。雖然大多數(shù)元件接收端有輸入保護(hù)二極管保護(hù)，但有時這些過沖電平會遠(yuǎn)遠(yuǎn)超過元件電源電壓范圍，損壞元器件。

4 串?dāng)_

串?dāng)_表現(xiàn)為在一根信號線上有信號通過時，在PCB板上與之相鄰的信號線上就會感應(yīng)出相關(guān)的信號，我們稱之為串?dāng)_。

信號線距離地線越近，線間距越大，產(chǎn)生的串?dāng)_信號越小。異步信號和時鐘信號更容易產(chǎn)生串?dāng)_。因此解串?dāng)_的方法是移開發(fā)生串?dāng)_的信號或屏蔽被嚴(yán)重干擾的信號。