寄存器傳輸級的低功耗設計方法

這種方法在很多人看來是理所當然的，認為就應該是這樣設計。然而在實際中，設計者一方面關心模塊的功能，另一方面迫于設計時間的壓力，所以很多設計中的細節沒有考慮。如圖3a，一個加法器的兩個輸入端沒有經過任何邏輯直接進入加法器，系統不管是否需要加法運算，加法器都一直工作著，輸出不斷翻轉著，這對系統的動態功耗是很大的浪費，而且數據總線越寬浪費的功耗越多；圖3b 則用操作數隔離的方法進行設計：當系統不需要加法運算的時候，Adder_en信號為“0”，則加法器的兩個輸入端都保持“0”， 其輸出不會發生任何翻轉，不會產生動態功耗，而如果需要進行加法運算時，Adder_en變成“1”，加法器正常工作。
當對系統里所有的算術、邏輯運算單元都用上這種方法必然會對系統的動態功耗有很大的優化，在芯片面積方面，如圖3b所示的，所增加的邏輯僅僅是幾個多路器而已。
3.存儲器分塊訪問
一個系統里少不了存儲器，存儲器的功耗在整個系統里所占的比例不可忽視。因而降低存儲器的功耗，對于整個芯片系統的功耗優化很有幫助。
這里提出一種叫做存儲器分塊訪問的方法來降低存儲器的功耗。主要思想是：將系統所需要一定容量的存儲器分成兩塊，然后用高位地址線進行片選譯碼。結合下面的實例：
假設一個系統需要128K的RAM，如圖4所示，我們選用兩塊64KB的RAM。CPU給出了17位地址線，其中低16位地址線直接提供給兩個RAM，最高位地址線接到下面RAM的片選端CS，而這根地址線經過一個反相器接到另一個RAM的片選端。通過這種方法，不管從CPU 出來的什么樣的地址，則每次只會選中一個64KB的RAM。如果采用單塊128KB的RAM，則每次都要選中一塊128KB的RAM。眾所周知，一塊64KB RAM的功耗要遠小于一塊128KB RAM的功耗。這樣從存儲器這一方面，又為系統節省了功耗。
表1：一款SIM卡芯片設計優化
前后功耗及芯片面積的對比。

功耗和面積永遠是相矛盾的，如果想要降低系統的功耗，必然要加上一些控制邏輯來進行功耗優化，而這部分邏輯會增加芯片的面積，所以在功耗和面積之間就要有個折衷。上面的三種寄存器傳輸級的低功耗設計，不會增加很多邏輯，因而對芯片面積的影響不大。而經過了這三種低功耗設計，使整個系統動態功耗的改善很明顯。例如，使用功耗仿真工具powermill對一款SIM卡芯片設計進行管級功耗仿真，這里采用的是華杰的0.25um的標準單元庫，表1是優化前后功耗及芯片面積的對比。
從表1可以看到，經過低功耗設計后的芯片平均動態電流比優化前降了16%，然而優化前后芯片的面積沒有發生改變，因而，上面的三種設計方法對于降低系統動態功耗是非常有效的。
本文小結
本文首先分析了CMOS電路功耗的來源，基于這個理論基礎介紹了三種寄存器傳輸級的低功耗設計方法，最后，通過一款手機SIM卡芯片的功耗優化并進行仿真，得出結論：這三種方法對降低系統功耗有很大的幫助，而且幾乎沒有增加芯片的面積。