高速CMOS鐘控比較器的設計

　　比較器的最后一級是輸出緩沖級(又被稱為后放大器) ，其主要作用是把判斷電路的輸出信號轉化為數字邏輯電平(0 V或1. 8 V) ，輸出緩沖器的輸入是一對差分信號，沒有壓擺率的限制。本文采用自偏置的差分放大器( self2biasing differential am2p lifier)作為輸出緩沖級，同時在放大器的輸出端加兩級反相器，用作附加的增益級，并實現負載電容和自偏置差分放大器之間的隔離。

　　圖3所示是一個自偏置的差分放大器，它包括兩個差分放大器，每一個均作為另一個的負載。M15和M16的柵極沒有連接到外部偏置，而是連接到M17和M18的漏級，形成負反饋環路，來實現差分放大器尾電流的自適應。M15和M16工作在線性區，可以獲得大的輸出電壓擺率，使得輸出電壓直接轉換到數字邏輯電平。當M17和M18的柵極電壓增大時，M17和M18的漏級電壓下降，并使M15導通，電流增大，這個電流通過M19流向連接在M19和M20漏極的輸出電容。在這種情況下，M16的電流為零。當M17和M18的柵極電壓下降時，M16導通，那么大電流經過輸出電容通過M16泄露。因此，這一結構的電路具有吸入和供出大電流的能力， 且沒有靜態電流，這個特性非常適合于高速比較器的應用。

圖3　自偏置差分放大器

　　2　電路的優化設計

　　2. 1　速度優化

　　比較器的工作速度與預運放的增益、時間常數和判斷級的時間常數有關。圖4給出了預運放交流小信號等效電路圖。

　　在該電路中， gm1 = gm2 ， gm3 = gm4 ， gm5 = gm6 ， CA =CB ，由圖可得預運放的傳輸函數為:

　　從式(2)可以看出，只要gm5小于gm3 ，預運放的極點就在左半S 平面， 系統將是穩定的。預運放的直流增益為:

　　從式(4)可看出，由于添加了交叉耦合負載M3和M4 ，預運放的增益提高了gm3 / ( gm3 gm5 )倍， 只要調整M3、M4 與M5、M6 的寬長比， 即調整gm3與gm5之比，就可方便地調整預運放的增益提升量。

　　從式( 2) 還可以看出， 預運放的時間常數為CA / ( gm 3 gm5 ) ，降低預運放的時間常數需要減小預運放輸出端的電容， 同時合理選擇差分對管的偏置電流并適當提高gm5與gm 3的差。

　圖4　預運放交流小信號等效電路圖。

　　當時鐘信號CLK為低電平時，判斷級的等效電路如圖5所示。其中Vi9和Vi10分別為M9 和M10漏極的初始電壓， C9、R9 和C10、R10分別為M9、M10管漏級到地的電容與電阻，理想情況下M9 和M10完全對稱， R9 = R10 = R， C9 =C10 =C。

　圖5　( a)判斷級等效原理圖， ( b)小信號等效模型。

　　由圖5 ( b)小信號模型得到比較器傳輸延時的時間常數為:

　　其中τ= RC， Iss為判斷級的尾電流源(M14 )電流。根據式(5) ，為了減小時間常數提高比較器的速度，一般可以采用最小尺寸的溝道長度， 此外還可以增大判斷級的尾電流，但這也會帶來功耗增加和輸入共模范圍減小等不利因素。