具有多個電壓軌的FPGA和DSP電源設計實例

不論依賴于傳統PWM轉換器的環路帶寬還是依賴于磁滯轉換器的固定的開關時間，所有POL直流/直流轉換器都有有限的暫態響應時間。圖8顯示了低電流線性穩壓器對輸出負載電流變化(如一行引起DSP完成復雜運算的代碼)的響應。

使用低ESR和低ESL(等效串聯電感)的輸出電容有助于減小暫態下垂。然而，為了幫助該轉換器應付階躍暫態，幾乎總需要在該電源軌的輸出端另外附加電容，并需要增加局部旁路電容。圖9顯示了負載階躍暫態過程的傳播和由解耦網絡產生的抑制作用。不同容量的電容抑制不同頻率的負載階躍暫態成分，以至于POL轉換器(從根本上說，其輸入電源)被迫只能小幅度支持該階躍負載的低頻成分。例如，如果FPGA或DSP產生1000 A/μs的負載階躍，由于解耦網絡對該暫態的抑制作用，該轉換器被迫只能對1A/μs的暫態做出反應。

小電容(在幾皮法到1μF的范圍)處理負載階躍的高頻成分。1到22 μF的電容處理中頻成分，從47到1000μF的低ESR大容量電容處理低頻成分。優化解耦網絡(即把所增加的電容量降到最小)的常見方法是目標阻抗方法，參考文獻4全面介紹了該方法。該方法要求設計者知道被供電器件的負載階躍暫態的最壞情況(如在0.5 μs從200mA上升到2.2A或4A/μs階躍的持續時間為10μs)并對POL轉換器的暫態響應能力有所了解。

如果POL轉換器的位置遠離被供電的數字IC和/或板布局要求電源軌使用窄的箔線和/或小的過孔連接到負載，則需要為如圖9所示的模型提供板電阻和電感的近似值。

對大多數FPGA和DSP應用來說，負載階躍暫態的最壞情況大多是未知的，因而，使用經驗法則來設計解耦網絡更為簡單一些。例如，常常根據數字IC所使用的電源引腳總數(或根據每個部分所使用的電源引腳數)按某個比例來放置各類電容(高、中、低頻)。這種解耦網絡設計方法是有效的，但趨向于過設計，沒有充分利用線性穩壓器的或開關轉換器的暫態響應能力并因加入了額外的電容而占用較大的板空間。

可以采用經驗法則相互獨立地完成解耦網絡和POL轉換器的設計。但這種方法存在一個風險，POL轉換器可能會因為解耦網絡的附加電容而變得不穩定，因而需要對該轉換器在輸出端的總電容進行補償。TI公司在power.ti.com/swift網址提供的參考文件和設計軟件可以對轉換器的設計和補償提供幫助。人為地把一個負載階躍暫態加到轉換器的輸出端并觀察因該轉換器響應該暫態而產生的輸出電壓振鈴(振蕩)是另一種確定轉換器穩定性的方式。作為一個經驗法則，如果該轉換器在進入穩態之前振蕩三次以上，則認為系統瀕臨不穩定(欠阻尼)。如果響應較慢且沒有振鈴或超調，則可認為系統是非常穩定的(過阻尼)。

PC處理器可以發生多個在1000A/μs的范圍內的負載階躍暫態，所以既需要保證POL轉換器的暫態過程短也需要較大的解耦網絡。為降低解耦網絡的成本并減小它所使用的板空間，PC母板制造商現在使用目標阻抗方法(或類似方法)來減少電容的數量和充分利用直流/直流轉換器的暫態能力。與PC處理器相比，目前單獨的FPGA和DSP應用的功率和開關速度均較低。所以，除非FPGA或DSP產生類似于PC處理器的負載階躍或解耦網絡的尺寸太大或成本太高，確定解耦網絡尺寸的經驗法則是在設計的最優度和快速上市之間進行合理的折衷。

本文小結

對于多軌應用，要在線性穩壓器和各種類型的開關轉換器之間做出合適的選擇，不僅需要綜合考慮尺寸、效率和成本，也必須考慮通電順序和啟動電流管理等問題。另外，為了在負載階躍暫態過程中保持調節，轉換器很可能需要借助于解耦電容。