基于SOI高壓集成技術的電平位移電路設計

　　通過以上分析，發現提高nLDMOS的開態擊穿電壓最有效的方法是縮短柵極場板和提高體區注入劑量。這二種方法的實質提高導通阻抗或降低電流能力。但是對于普通應用的nLDMOS，電流能力本身就比pLDMOS有優勢。當應用到負電源電平位移電路中時，厚柵氧高柵源電壓使得nLDMOS的電流能力更加突出，但是同時也導致了開態耐壓的降低。所以提高nLDMOS開態擊穿電壓就必須降低其電流能力。如圖6所示，在nLD-MOS正常工作時，源端的電壓為-100V，此時飽和電流相差0.05mA/μm。

　　在縮短柵極場板到1μm，提高體區注入劑量到5e14 cm-2的情況下，在得到nLDMOS的閾值電壓為24V，關態擊穿電壓215V，開態擊穿電壓140V，能夠滿足-100V電壓的應用要求。

　　3 結束語

　　本文設計一種應用于8～-100V電源的電平位移電路。通過在常規正電源電平位移電路的基礎上改變低壓控制方式來實現從0～8V低壓邏輯輸入到8～-100V高壓驅動輸出的轉換。基于此電路結構設計了滿足電路應用需求的高壓器件。并對高壓LDMOS進行了優化設計，尤其是高壓nLDMOS的開態耐壓。得到高壓nLDMOS的關態擊穿電壓215V，開態擊穿電壓140V，閾值電壓24V;高壓pLDMOS的關態擊穿電壓200V，開態擊穿電壓160V，閾值電壓-1V。