一種新型高線性度采樣開關的設計
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2 應用Flip-around采樣保持電路驗證
電容翻轉型(Flip-around)采樣保持電路由于反饋系數β較大，等效到輸出的噪聲也相應減小，同時與傳統的電荷傳輸型采樣保持電路相比，其功耗更低。因此采用此結構對新型開關進行驗證。
圖5是采用電容翻轉型采樣保持電路的結構。為有效地抑制直流偏置和襯底噪聲，同時減小偶次諧波失真，提高線性度，采用全差分輸入輸出結構；又由于CMOS開關固有的非理想效應，如溝道電荷注入以及柵極時鐘饋通等，這會造成輸入與輸出之間的誤差，需采用下級板采樣技術克服。為與普通CMOS對管開關對比，進行2次FFT仿真，其中圖5中的輸入開關S0分別采用兩種不同的采樣開關，即普通的CMOS對管開關和本文設計的采樣開關。兩種情況下其他開關均使用普通單管開關。本文引用地址：http://www.104case.com/article/178157.htm
采用華虹NEC 0．18 μm MMCMOS工藝，電源電壓1．8 V，運用Cadence Spectre軟件以及Matlab對電路進行了仿真和FFT性能分析。圖5所示為采樣保持電路采樣率為100 MHz，輸入信號為47．94 MHz正弦波時的無雜散動態范圍(Spurious Free Dynamic Range，SFDR)FFT分析如圖7所示，其SFDR為91 dB。同理仿真得到同等條件下采用普通CMOS對管開關的采樣保持電路，其SFDR如圖6所示為72dB，通過對比，本文設計的采樣開關較普通CMOS開關的采樣保持電路的SFDR性能優異，從而實現了設計目標。
3 結束語
設計了一種新型的采樣開關，與傳統CMOS對管開關相比，其具有更好的線性度，可應用在ADC的采樣保持等電路中，以使整個系統達到更好的SFDR。
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