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        一種基于DDS的寬帶頻率合成的設計

        作者: 時間:2012-02-20 來源:網絡 收藏

        AD9858的控制芯片選用XILINX公司的XC95144PO100,由CPU通過FPGA將數據寫入到AD9858的片內數字寄存器,可以對AD9858進行靈活控制,軟件流程如圖3所示。

        本文引用地址:http://www.104case.com/article/177882.htm

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        3 性能分析
        3.1 本方案的優點
        是近年來迅速發展起來的一種新的方法,它相對于以前的方法有眾多優點。
        1)輸出分辨率小,AD9858(參考時鐘fc=600 MHz)的相位累加器為32位,分辨率為0.14Hz。
        2)輸出頻率變換時間小:一個模擬鎖相環的頻率變換時間主要是它的反饋環處理時間和壓控振蕩器的響應時間,通常大于1 ms。而AD98 58的頻率變換時間主要是的數字處理延遲,通常為幾十個ns。
        3)調頻范圍大:一個負反饋環的帶寬輸出參考頻率決定了模擬鎖相環的穩定的調頻范圍;整片的器是不受穩定性的影響的,在整個Nyquist頻率范圍內是可調的。
        4)相位噪聲小:DDS優于PLL的最大優勢就是它的相位噪聲。由于數字正弦信號的相位與時間成線形關系,整片的DDS輸出的相位噪聲比它的參考時鐘源的相位噪聲小。而模擬鎖相環的相位噪聲是它的參考時鐘的相位噪聲的加倍。
        5)方便:整片DDS包括了信號D/A變換器,在系統時易于實現,而且現在的DDS不再需要專門的射頻,簡單的數字控制減少了硬件的復雜性。
        3.2 本方案雜散性能分析
        雜散來源主要有DDS的雜散輸出和PLL鑒相頻率fr的泄漏。由于DDS的雜散輸出較豐富,當雜散分布在環路帶寬以內時,由于PLL的倍頻效應使帶內的雜散抑制比惡化:
        S=20lg(N)dB其中:N為PLL的分頻比;
        當DDS的雜散位在PLL環路帶寬以外時,受到環路的抑制,從而使雜散抑制比改善:
        S=20lg(N)dB
        理論上,DDS的輸出雜散由下式決定:
        SQR=1.76+6.02B+20Log(FFS)+10Log(Fsos/Fs)(dB)
        其中:B是輸出的DAC的位數
        FFS是使用DAC滿刻度的百分比
        Fsos是過采樣速率
        Fs是奈奎斯特速率
        例如:對與AD9858DDS,輸出滿刻度0.7的150 MHz,時鐘為900 MHz,其雜散為
        SQR=1.76+6.02x104-20log(0.7)+10log(900/300)=63.63(dB)

        4 測試結果
        本系統的重點和難點主要是考察AD9858輸出的雜散指標。測試條件在AD9858參考時鐘600 MHz,DAC輸出150 MHz。實驗的結果如下圖4所示。近端雜散優于-80 dBc和AD9858的資料相符,滿足設計要求。

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        5 結束語
        隨著數字電子技術的發展,直接數字頻率合成得到了日益廣泛的應用,DDS作為頻率合成技術倍受青睞,但是也存在一些問題。隨著數字技術的發展,相信DDS會有更為出色的表現。

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