加強ESD保護的技巧介紹

　　很多ESD器件數據手冊中經常提到讓器件盡可能靠近ESD輸入點。這樣LPORT/LIC比就會盡可能得低(即LIC>>LPORT)。LPORT的電感未必會影響整體的ESD性能，但LIC的電感則肯定會影響ESD性能。

　　LIC的非線性會通過大幅削減IC電壓來充當ESD脈沖的初始峰值電流的緩沖器。隨著電感的降低(即ESD器件越來越靠近IC)，電壓降也會不斷減小，直到無法獲得任何優勢時為止。所以，將LPORT/LIC比降至最低以便利用PCB跡線的寄生特性對設計者最有利。我們所說的電壓降如圖4所示。

　　圖4

　　利用LIC和LPORT是提升整體ESD性能的直接方法。然而，無論上述比值有多小，仍然有設計會過早地出現故障。換句話說，LIC未能為峰值ESD電流提供充足的緩沖。

　　有時候，采用先前的技術不足以為給定電路板設計提供最大限度的ESD保護。原因在于流經“片上”ESD結構的電流過多，并且在I/O短接至GND或VCC時被損壞。

　　圖5有助于將它弄清楚，表明ESD器件和受保護的IC實際上共同承擔了來自于ESD脈沖的電流負載。該數值(負跡線電感)對應于正ESD脈沖，其中保護器件吸收了大多數電流，但是它本質上是一個帶有IC的電阻分壓器。

　　圖5

　　如圖5所示，IC上的軌對軌二極管負責將剩余的或“允通”電流導入VCC(它一般會通過旁路電容器回到GND)。很難確定什么樣的等效電阻適于為IC實現ESD保護，但是無疑比板上ESD器件高得多。
　例如，如果將10Ω的電阻用于實現片上保護(RCHIP)，1Ω的RDYNAMIC用于外部ESD保護器，那么流經IC的峰值電流應該是：

　　為了幫助降低流入IC的峰值電流，可以將電阻器串聯在外部ESD器件和IC之間，如圖6所示。

　　圖6

　　通過增加10Ω的緩沖電阻，就可以將流入IC的峰值電流降低約50%(如本例)。

　　很顯然，電阻可以增加10Ω以上，從而進一步降低了允通電流。通常，最高電阻由應用要素決定。

　　還應注意，在將這種技術用于高速應用(如HDMITM和USB3.0)時更要小心。RBUFFER電阻器會干擾線路阻抗，使信號衰減的程度超出了2種標準合規性規范所規定的范圍，但是精心的電路板設計可以抵消任何不良影響。盡管如此，電路板設計者還是應該將這種技術保存在工具箱內，并在電路板或在系統ESD等級降至要求以下時使用。

　　結論

　　如今，現代芯片集對ESD瞬變導致的損壞比以往任何時候都更敏感。由于小型工藝技術的原因，這些IC需要穩定的外部ESD解決方案以便經受住在系統ESD測試的考驗。

　　本文介紹了4種電路板設計者可以用來優化ESD解決方案的策略或規程。

　　1. 縮短寄生“截斷”跡線的長度或LESD。

　　2. 縮短GND跡線長度和/或減少使用的通孔數量以便縮短LGND。

　　3. 讓特定設計上的LIC/LPORT比盡可能地小。

　　4. 如果1Ω-3Ω的電阻不夠，則在ESD器件和IC直接添加緩沖電阻器。

　　所有這些方法均旨在降低流經IC的電壓，以及限制片上ESD結構必須處理的電流。按照這些簡單規則行事能夠為電路板設計者提供更穩定、超出行業標準要求的ESD解決方案。