基于FPGA的電子穩像平臺的研究

圖6中VS為場同步信號，場周期為16.683ms，每場有525行，其中480行為有效顯示行，45行為場消隱區，場同步信號每場有一個脈沖，該脈沖的低電平寬度為63μs（2行）。行周期為31.78μs，每顯示行包括800點，其中640點為有效顯示區，160點為行消隱區（非顯示區）。行同步信號HS每行有一個脈沖。該脈沖的低電平寬度為3.81μs（即96個脈沖）。因此，VGA控制器的任務就是按要求產生所需要的時序。

DISCLK為視頻顯示時鐘，頻率為25MHz，首先輸入到模等于800的像素計數器中，輸出的計數值與一個預先設好的比較器進行比較，當計數器的值大于160時，輸出高電平，反之輸出低電平，作為行同步信號；同理，利用一個模等于525的計數器對行同步信號進行計數和一個閾值為45的比較器可以產生所需要的場同步脈沖VS。

產生的行、場同步信號和像素顯示時鐘分別被送到兩個地址發生器中，產生所需要的控制幀存儲器的地址信號。由于前面介紹的幀存控制器中采用為每行數據提供1024個存儲空間的辦法，因此在數據讀出時也要進行相應管理。低位地址發生器產生的地址數據與一個比較器進行比較。當地址小于640時，幀存儲器的讀信號MEMRD位低電平有效，否則無效，這樣有效像素數據就被完整地提出。由于VGA是一個模擬的接口標準，RGB彩色信息需要輸入模擬量，因此幀存儲器輸出的數字信息還要經過D/A變換。系統先用飛利浦公司出品的TDA8771AH，它內部集成了三個視頻D/A轉換器，基于電阻網絡架構，轉換速率最高可達35MHz。由于它專用于數字電視、視頻處理等相關領域，因此使用十分簡單，只需要提供24bit數字信息和一個轉換時鐘即可。VGA控制器原理圖如圖7所示。

2系統集成

綜上所述，完整的電子穩像系統結構如圖8所示。攝像頭輸入的信號采用PAL制式，經過視頻處理接口后形成RGB565格式的數字視頻信號和控制信息；幀存控制器作為整個平臺的核心，在將數據寫入幀存儲器的同時，對數字化的圖像信息進行去隔行處理，再將數據讀出送往VGA控制器時進行放大變換。VGA控制器則負責將數據按照VGA標準時序送往顯示器上。

在該平臺上實現了文獻中K0等人提出的一種最簡單的基本位平面的電子穩像算法，對于8位的灰度圖像，可以表示為：利用第4層進行運算，其依據是在多幀圖像進行BPM運算后發現，該層的誤差結果較平滑。然而，K0的BMP-b4算法在不同的圖像序列和信噪比的情況下，并不能總得到一個最優解；在某些情況下，b4、b5或b6會得到更好的結果。

目前資料顯示電子穩像技術作為近年新興技術還處于試驗研究階段，因其適用范圍廣闊而展現了樂觀的研發前景。