基于ADV212的高清視頻壓縮系統設計

如圖3所示。根據ADV212的直接寄存器配置，設定ADV212內部時鐘、總線模式、間接寄存器訪問模式等。ADV212_l和ADV212_2初始化流程說明如下：PLL_HIOx008h、PLL_HO，0x0084：設置VCLK為74．25 MHz；BOOT：0x008A引導模式用來那上否裝載；BUSMODE：0x000A設置主機控制數據寬度和DMA數據寬度為32位；MMODE：0x000A設置間接數據存取位數和間接地址步長大小為32位；IADDR：Ox00050000設置程序存儲的起始點；IDATA：0x********在程序存儲器裝載程序；BOOT Ox008D軟件重啟；BUSMODE0x000A重新設置主機控制數據寬度和DMA數據寬度為32位：MMODE 0x000A重新設置間接數據存取位數和間接地址步長大小為32位。ADV212的參數根據IADDR和IDATA設置，參數配置說明如下：IADDR 0x00057F00 ADV212_1和ADV212_2的編碼參數起始地址；IDATA 0x02010503(ADV212_1)、0x03010503(ADV212_2)02=1080i亮度(03=1080i色度)；0l=10位精度；05=5級小波變換；03=Y，C單級；IDATA 0x03000000 03=碼塊大小為128x32；00=不可逆9x7小波；00=跳過無字節區域；00=無屬性數據輸出；IDATA0x01019500(ADV212_1)、0x01008700(ADV212_2) Ol=目標視頻域，幀大小；019500=10：1壓縮率(008700=30：1壓縮率)；IDATA 0x00000001 00=LRCP級數格式；00=EAV．SAV編碼，所有陰極同步；00=Qfaetor是1X；01=編碼格式是．j2c；IDATA0x00000000保存參數。
上述配置好以后，ADV212_1和ADV212_2的EIRQFLG(地址Ox6h)寫入0x0400去清除軟件中斷(SEIRQ0)并開始程序，當DREQ0變為有效，ADV2-12準備從CODE FIFO傳輸數據，主機按照ADV212特定時序說明開始數據傳輸。

4 FPGA結構功能
圖4為FPGA內部邏輯組成，FPGA主要由以下功能模塊組成：1)主機邏輯，基于Nios的嵌入式主機邏輯模塊，主要實現2片ADV212的讀寫操作，實現對ADV212的初始化和固件下載；2)ADV212仲裁邏輯，實現2片ADV212壓縮數據同步，應答總線判斷狀態的應答信號功能；3)Y／C合并邏輯，該部分根據讀出的屬性和代碼信息，實現亮度壓縮數據與色度壓縮數據的合并功能；4)數據緩沖控制模塊，緩沖外部DMA通道讀取速率和亮度／色度合并邏輯模塊間的數據流。

在FPGA主控模塊中，要確保ADV212加載了正確的固件，通過4個步驟來實現：第1步是向外部中斷使能寄存器中寫入0x0400來屏蔽軟件中斷0位：第2步等待到中斷引腳IRQ被拉低，第3步檢查外部中斷標記寄存器的EIRQFlLG[10]位是否被設置，第4步從軟件標記寄存器中讀應用標識，如果讀到的是0XFF82，則說明固件加載正確，系統可以開始工作。
系統開始工作時，FPGA在仲裁，控制模塊中將從ADV212屬性FIFO中讀取的分區字節數信息進行分析判斷，數據緩沖控制模塊將ADV212代碼FIFO中讀到的壓縮數據進行寄存。仲裁／控制模塊分析結果來控制亮度／色度合并邏輯模塊，碼流從Y數據開始從兩個器件相對部分(Y和CbCr)交錯合并，輸出到緩沖器再由通信端口輸出。

5 結束語
基于FPGA+ADV212結構的高清視頻壓縮系統可實現高清視頻(YCbCr 4：2：2格式)信號的實時處理，本系統具有性價比高、可靠性好、調整靈活、壓縮信號易恢復等優點。但本系統采用的是不可逆9／7小波變換，視頻處理具有一定的失真，為獲取1080i視頻信號具有更好的特性(如無損壓縮)，建議用3片或3片以上的ADV212來處理信號，信號格式可采取YCbCr 4：4：4格式。隨著JPEG2000的廣泛應用，專用圖像壓縮器件ADV212必將被越來越多地應用到視頻和圖像壓縮方面的領域中。