第四代無線基礎架構的離散式 SerDes 解決方案

對于八天線波束形成LTE系統而言，式3中的SDR會倍增為9.8Gbps。因此，I-Q取樣寬度、信道寬度或天線載波數目的增加會直接造成REC與RE之間序列數據速率的提高。搭建基礎架構的網絡設備制造商應該要了解，在LTE演進中，序列數據速率必須從614.4Mbps的中等速率調整為9.8Gbps或12.2Gbps。DBSA的高SDR需要光纖纜線兩端的SerDes發揮更高的效能，才能達到穩定的頻率數據復原，并符合CPRI或OBSAI標準的抖動規格。為了進一步了解4G的SerDes及數據處理效用，以下將分析CPRI/OBSAI的通信協議堆棧。

圖3a顯示CPRI通信協議層堆棧。一般而言，物理層包含不同通信協議都具備的固定功能。CPRI/OBSAI通信協議層的固定功能物理層是以硬件宏(hard marco)的方式進行實作，以達到嚴格的時序閉合需求。然而，邏輯層則允許客制化。由于新興的標準演進，以及網絡設備制造商期望透過專屬功能建立附加價值，使得邏輯層會隨之更新。在實作CPRI/OBSAI接口的邏輯層部份時，FPGA通常會提供所需的彈性。FPGA的邏輯項目能夠利用程序加以設計，以支持自定義的邏輯層。

圖3a CPRI通信協議層堆棧

圖3b CPRI通信協議層堆棧(外部SerDes劃分)

由于網絡設備制造商改采4G部署，因此不僅需要相同彈性來實行邏輯層，也需要強化SerDes效能來滿足增加的 SDR。網絡設備制造商可選擇采購已整合SerDes的FPGA，或選擇采購FPGA與離散式SerDes，然后將兩者結合(見圖3b)。

以下是選擇離散式SerDes-FPGA及整合型SerDes-FPGA時必須考慮的幾項關鍵因素：

● 離散式SerDes加上FPGA的成本VS已整合SerDes的FPGA成本

● 離散式SerDes的效能VS整合于FPGA的SerDes效能

● 對于特定FPGA平臺的熟悉程度

● 改用整合型SerDes-FPGA所節省的空間

圖4顯示2G/3G/4G基站或REC連接到分別服務3個區塊的3個RE。其中，3個CPRI設定分別為614.4Mbps、3Gbps及9.8Gbps線路速率，并假設9.8Gbps為更新過后的SDR，可支持4G。

圖4 連接到3個RE的2G/3G/4G REC

狀況A：假設網絡設備制造商使用FPGA與離散式SerDes，而且已經在該特定FPGA平臺的學習周期中投入時間與資源。若要在此狀況下支持9.8Gbps：

● 制造商將SerDes升級，并持續使用同一個熟悉的FPGA平臺。優點：達到規模效益，因為圖4顯示的3個RE區塊都能具備類似的FPGA，同時以不同的SDR進行運作。如此一來，制造商便不需要變更FPGA平臺而經歷學習周期。

狀況B：網絡設備制造商使用已整合SerDes功能的經濟型低階FPGA。若要在此狀況下支持9.8Gbps，制造商有3種選擇：

● 改用不同制造商的9.8Gbps高階FPGA(已整合SerDes)。缺點：成本增加，而且制造商必須經歷新FPGA平臺的學習周期。

● 改用相同制造商的低價9.8Gbps FPGA(已整合SerDes)。缺點：效能疑慮。

● 向同一個廠商購買不含SerDes的FPGA，并將系統切割為FPGA以及離散式SerDes。優點：制造商改用不含SerDes的FPGA可以節省成本，同時保留熟悉的FPGA平臺。此外，使用相同的FPGA可切割出采用離散式SerDes的3個RE區塊，進而達到規模效益，就如圖4所示。缺點：離散式SerDes加FPGA的解決方案可能需要更多的PCB空間。

狀況C：網絡設備制造商使用已整合SerDes的高階FPGA。若要在此狀況下支持9.8Gbps，制造商有3種選擇：

● 改用相同制造商的9.8Gbps FPGA(已整合SerDes)。缺點：制造商可能必須為具備9.8Gbps SerDes功能的FPGA付出相當高的成本。

● 改用不同制造商的9.8Gbps低階FPGA(已整合SerDes)。缺點：學習周期、效能疑慮、缺乏降低成本的規模效益。

● 向同一個廠商購買不含SerDes的FPGA，并將系統切割為FPGA及離散式SerDes。優點：與狀況B類似。
在9.8Gbps或12Gbps等高SDR的情況下，要滿足離散式SerDes設計中對于穩定頻率數據復原、抖動容差、信號調節及信號完整性的需求已經相當不容易，更不用說在整合型SerDes-FPGA設計中，數字邏輯項目區塊(芯片的大部份)內敏感模擬電路的噪聲隔離會造成設計上更大的挑戰。有時候，為達到所需的效能，已整合SerDes的FPGA需要高成本的電源供應濾波，并選擇使用電壓控制的晶體振蕩器或成本較低的晶體振蕩器。這些需求會增加實施的成本。概括來說，將SerDes整合于FPGA會造成相關的成本，而且當整合難度因為SDR升高而增加時，這些成本也會增加。這正是為何當數據速率在3Gbps或更低的狀況下，FPGA加離散式SerDes的解決方案比整合型解決方案更符合成本效益的一個主要原因。

結論
當網絡設備制造商建置4G的基礎架構時，對于分布式基站架構部署中無線電設備控制及無線電設備之間的高序列數據速率需求將大幅升高。要滿足如此需求，光纖纜線兩端的SerDeson必須發揮更高的效能。網絡設備制造商可將系統切割開來，便能使用同一個熟悉的FPGA平臺進行邏輯層處理。為達到高序列數據速率，網絡設備制造商可改用離散式 SerDes 解決方案，單獨就SerDes部份進行升級。如此的切分可達到所需的效能而不必采用新FPGA平臺所需的學習周期，并且有助于提升規模效益，最終能降低制造商的成本。