基于CPLD的清分機紙幣圖像采集系統

總使能信號IMAGE_EN是N2信號經濾波、延時后得到的，它和碼盤分頻信號SP拓寬后的信號SP_1728邏輯相與后得到行采樣使能信號SAMPLE_EN，用于控制采樣間隔。這里SP是將碼盤輸出信號MCLK經DIV_6六分頻，再經單穩態電路DIFF得到的分頻數可根據實際參數(碼盤刻線精度、電機轉速)修改。DIFF可以將前面的分頻信號變為脈寬為1個時鐘周期的脈沖信號，其內部標識狀態為Q1Q0。當輸入脈沖Sin為低電平時，Q1Q0=00，輸出脈沖Sout=0；Sin為高電平時，Q1Q0=00，表明Sin的上升沿出現在前一個時鐘周期，Sin=1，并Q1Q0=11；若Q1Q0≠00，則表明Sin的上升沿并非剛到達，Sout清零，Q1Q0=10。

信號SP_1728的脈寬為1 728個移位時鐘周期，確保在每一行采樣的過程中，全部且僅將1 728個點的圖像信息輸出。內部RAM的寫地址端接人一個12位加法計數器ADDRESS_12b，對ADRO_CLK計數，輸出RAM的12位寫地址，清零端接CIS SV233A4W的啟動信號SP。

4仿真與結果分析

4.1時序控制仿真

按照系統設計結構，該系統輸入時鐘CLOCK的頻率為50 MHz，碼盤信號頻率為6 kHz，其仿真波形如圖5和圖6所示。由仿真波形可看出，滿足系統要求中時序關系，由于A／D轉換器只有一路輸入，所以每3個輸出數據有一組數據為有效地址。

4.2 RAM讀寫仿真

存儲在CPLD內部RAM的采樣數據要由后續DSP處理模塊讀取。在寫時鐘wrclock的作用下，從地址0開始向RAM依次寫入0、1、2、3……，然后在RAM的讀時鐘端施加一個讀時鐘rdclock，在讀地址rdaddress端施加從0遞增的讀地址，仿真RAM的讀寫，得到的仿真波形如圖7所示。由仿真波形可以看出，RAM的讀寫正確，讀取的數據相對于讀時鐘有一定延時。

5結語

該高速圖像采集裝置已在鈔票清分機中得到良好應用。該系統設計也可應用于連續、高速的圖像采集系統，另外，還可采用接觸式傳感器，使其具有曝光時間短，感光速度和數據傳輸速度快，實現高效輸入等特點，從而能夠很好的滿足清分機對采樣圖像質量的要求。