免費的 I/O：改進 FPGA 時鐘分配控制

同步數(shù)字系統(tǒng)中的時鐘信號（如遠程通信中使用的）為系統(tǒng)中的數(shù)據(jù)傳送定義了時間基準。一個時鐘分配網(wǎng)絡由多個時鐘信號組成，由一個點將所有信號分配給需要時鐘信號的所有組件。因為時鐘信號執(zhí)行關鍵的系統(tǒng)功能，很顯然應給予更多的關注，不僅在時鐘的特性（即偏移和抖動）方面，還有那些組成時鐘分配網(wǎng)絡的組件。

FPGA開發(fā)團隊不斷面臨過于繁瑣、復雜的時鐘網(wǎng)絡的挑戰(zhàn)。各種因素，包括不斷增加的I/O需求、降低成本的要求和減少印刷電路板設計更改的需要，迫使設計人員重新審視時鐘網(wǎng)絡。本文將探討FPGA時鐘分配控制方面的挑戰(zhàn)，協(xié)助開發(fā)團隊改變他們的設計方法，并針對正在考慮如何通過縮小其時鐘分配網(wǎng)絡的規(guī)模來擁有更多的FPGA I/O，或提高時鐘網(wǎng)絡性能的設計者們提供實用的建議。

引發(fā)設計更改的因素
1. 電路板面積的限制
印刷電路板設計必須考慮到許多限制因素。包括物理尺寸、散熱要求、走線長度、層數(shù)和互連的類型。隨著每一代的設計都要求更多的功能，因而電路板的限制因素也越來越多。一種解決方案是使用可編程邏輯器件，如FPGA和CPLD，減少元件數(shù)量并降低電路板的復雜性。然而，采取這種方法的同時還可以進一步重新審視一下時鐘分配網(wǎng)絡。不僅因為時鐘網(wǎng)絡的各種走線長度，占用了大量的電路板面積，并且還用到大量的振蕩器和時鐘分配IC來產(chǎn)生當今設計中所需的多種頻率。

2. 時鐘網(wǎng)絡性能
時鐘信號及其相關的分配網(wǎng)絡對于實現(xiàn)當今數(shù)字系統(tǒng)的高性能和高可靠性來說是至關重要的。提高同步設計整體性能的關鍵是要提高時鐘網(wǎng)絡的頻率。然而，由于一些因素，如時序容限、信號完整性和同步相關時鐘邊沿，使得時鐘網(wǎng)絡的復雜性大大增加。時鐘網(wǎng)絡使用一系列單功能的組件來設計，如扇出緩沖器、時鐘發(fā)生器、延遲線、零延遲緩沖器和頻率合成器。任何由于走線長度不同而引起的時序錯誤，都可以通過蛇形線進行走線長度匹配或使用緩沖器來解決。使用試錯法選擇串聯(lián)電阻可以緩和任何走線阻抗與輸出驅(qū)動器阻抗不匹配的影響。甚至可以使用專門的轉(zhuǎn)換器來匹配時鐘發(fā)生器和接收器IC之間的信號接口，與多種信號標準連接。然而，傳統(tǒng)上設計師們采用多種不太理想的解決方案，目的是為了使用盡可能少的走線和元器件，實現(xiàn)小規(guī)模且高性能的時鐘網(wǎng)絡。

3. 更高的FPGA I/O利用率
隨著高復雜度的系統(tǒng)設計推動了可編程邏輯的使用，設計人員需要更多的FPGA I/O來實現(xiàn)更多功能。再加上由于每個系統(tǒng)對FPGA I/O的需求都不同，突然之間每個I/O都變得很珍貴。當I/O受限時，簡單的解決方案就必須移植到較大的FPGA上。在這種情況下，“大”可能意味著更多的封裝引腳數(shù)或者更多查找表（LUT）的FPGA。然而，通常“大”也意味著器件價格更昂貴。另一種解決方案是檢視I/O到底是如何被消耗的，特別是在時鐘分配網(wǎng)絡中。一個帶有扇出緩沖器的時鐘發(fā)生器需要使用多達12個I/O，這聽起來好像不多，但是考慮到在一個應用中所需要的不同時鐘頻率的數(shù)量。現(xiàn)在你可以很清楚地看到時鐘分配網(wǎng)絡用掉了多少FPGA的I/O……太多了！通過優(yōu)化時鐘網(wǎng)絡，設計師們可以使用更小的FPGA或者獲得免費的I/O來實現(xiàn)附加功能。

現(xiàn)代FPGA時鐘分配示例
高級夾層卡（Advanced MC或AMC）是一個小型的夾層卡，符合PICMG標準定義。它是開發(fā)AdvancedTCA和MicroTCA系統(tǒng)時，設計師選擇的夾層卡。

評估時鐘源選擇的方法之一是使用一塊評估板，如LatticeECP3 AMC評估板。此板允許為5個時鐘網(wǎng)絡中的每一個提供多個時鐘源選擇，如圖1所示。

圖1 AMC時鐘網(wǎng)絡