digiPOT規格與架構的解析

　　處理交流信號時，digiPOT的性能受帶寬和失真的限制。受寄生器件影響，帶寬是指在小于3 dB衰減時能夠通過digiPOT的最大頻率?？傊C波失真 (THD)(此處定義為后四個諧波的rms之和與輸出基波值的比值)是信號通過器件時衰減的量度。這些規格涉及的性能限制由內部digiPOT架構決定。通過分析，我們可以更好地全面了解這些規格，減少其負面

　　內部架構已從傳統的串聯電阻陣列(如圖6a所示)發展至分段式架構(如圖6b所示)。主要的改進是減少了所需內部開關的數量。第一種情況采用串行拓撲結構，開關數量為N = 2n是分辨率的位數。 n = 10, 時，需要1024個開關

　　圖6. a)傳統架構，b)分段式架構

　　專有(專利)分段式架構采用級聯連接，可以最大限度地減少開關總數。圖6b的例子顯示的是兩段式架構，由兩種類型的模塊組成，即左側的MSB和右側的LSB。

　　左側上下模塊是一串用于粗調位數的開關(MSB段)。右側模塊是一串用于精調位數的開關(LSB段)。MSB開關粗調后接近RA/RB比。LSB串的總電阻等于MSB串中的單個阻性元件，LSB開關可對主開關串上的任一點進行比率精調。A和B MSB開關為互補碼。

　　分段式架構的開關數量為:

　　N = 2m + 1 + 2n – m,

　　其中n是總位數，m是MSB字的分辨率位數。例如n = 10 and m = 5, 則需要96個開關。

　　分段式方案需要的開關數少于傳統開關串:

　　兩者相差的開關數 = 2n – (2m + 1 + 2n – m)

　　在該例中，節省的數量為

　　1024 – 96 = 928!

　　兩種架構都必須選擇不同電阻值的開關，充分考慮到模擬開關中的交流誤差源。這些CMOS(互補金屬氧化物半導體)開關由并行P溝道和N溝道MOSFET構成。這種基本雙向開關可以保持相當恒定的電阻(RON) 信號可達完整的供電軌.

　　帶寬

　　圖7顯示的是影響CMOS開關交流性能的寄生器件.

　　圖7.CMOS開關模式.

　　CDS = 漏極-源級電容; CD = 漏極-柵級 + 漏極-體電容; CS = 源級-柵級 + 源級-體電容.

　　傳遞關系如以下公式定義，其中包含的假設為:

　　源阻抗為 0

　　無外部負載影響

　　無來自CDS的影響

　　RLSB RMSB

　　其中:

　　RDAC是設定電阻

　　RPOT是端對端電阻

　　CDLSB是LSB段的總漏極-柵級 + 漏極-體電容

　　CSLSB是LSB段的總源級-柵級 + 源級-體電容

　　CDMSB是MSB開關的漏極-柵級 + 漏極-體電容

　　CSMSB是MSB開關的源級-柵級 + 源級-體電容

　　moff是信號MSB路徑的斷開開關數量

　　mon是信號MSB路徑的接通開關數量

　　傳遞公式受各種因素影響，與代碼存在一定關聯，因此我們采用以下額外假設來簡化公式

　　CDMSB + CSMSB = CDSMSB

　　CDLSB + CSLSB >> CDSMSB

　　(CDLSB + CSLSB) = CW (詳見數據手冊)

　　The CDS對傳遞公式沒有影響，但由于其出現的頻率通常比極點高的多RC 低通濾波器是主要的響應。理想的近似簡化公式為：

　　帶寬(BW)定義為:

　　其中CL是負載電容.

　　The BW與代碼有關，最差的情況是代碼在半量程時，AD5292的數字值為29= 512，AD5291的數字值為27 = 128 (見目錄). 圖8顯示的是低通濾波效應，它受代碼影響，在不同標稱電阻與負載電容值時會發生變化.

　　圖8.各種電阻值的最大帶寬與負載電容

　　PC板的寄生走線電容也應加以考慮，否則最大帶寬會低于預期值，走線電容可以采用以下公式簡單計算：

　　其中

　　εR是板材的介電常數

　　A是走線區域(cm2)

　　d是層間距(cm)

　　如，假設FR4板材有兩個信號層和電源/接地層, εR = 4, 走線長度 = 3 cm寬度 = 1.2 mm, 層間距 = 0.3 mm; t則總走線電容約為 4 pF.

　　失真

　　THD用于量化器件作為衰減器的非線性。該非線性由內部開關及其隨電壓變化的導通電阻 RON而產生。圖9所示為放大的幅度失真示例.

　　圖9.失真

　　與單個內部無源電阻相比，開關的RON很小，其在信號范圍內的變化則更小。圖10顯示的是典型的導通電阻特性。

　　圖10.CMOS電阻

　　電阻曲線取決于電源電壓軌，電源電壓最大時，內部開關的RON 變化最小。電源電壓降低時，RON 變化和非線性都會隨之增加。圖11對比了低壓digiPOT在兩種供電電平下的 RON

上一頁 1 2 3 下一頁