ISE入門三部曲
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此時(shí)我們可以查看RTL級(jí)的原理圖，雙擊 View RTL Schematic，并選擇Start With a schematic of the top-level block，點(diǎn)擊OK如圖13所示，然后將出現(xiàn)一個(gè)模塊，上面有我們寫的輸入輸出。
本文引用地址：http://www.104case.com/article/159138.htm
雙擊模塊，將出現(xiàn)如圖14所示的原理圖，查看原理圖，可以查看原理圖是否與自己的設(shè)計(jì)一致，利于檢查連線錯(cuò)誤等。如果邏輯比較簡(jiǎn)單，查看原理圖即可知道設(shè)計(jì)的目標(biāo)是否達(dá)到，例如本例中的8路選擇器，從綜合生成的原理圖可以看出，正常情況(Reset_n信號(hào)無效)是一個(gè)8路選擇器，復(fù)位時(shí)輸出為零;當(dāng)邏輯比較復(fù)雜時(shí)，原理圖龐大，無法仔細(xì)去比對(duì)是否達(dá)到自己的目的，此時(shí)就需要進(jìn)行軟件仿真。
那么我們首先編寫TestBench程序，點(diǎn)擊菜單欄的Project(或者右鍵單擊到工程的文件)，NewSource 選擇 Verilog Test Fixture，輸入文件名TestModule ,點(diǎn)擊Next,選擇要關(guān)聯(lián)的源文件，這里只有一個(gè)源文件 Test8to1,如果有多個(gè)源文件，則需選擇對(duì)應(yīng)的需要仿真的文件，然后點(diǎn)擊Next。
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