基于FPGA的無線通信收發模塊設計方案

圖 二：基于FPGA的摩爾斯碼收發模塊內部組成框圖

　　該處理系統的主要功能模塊有：

　　核心控制模塊
　　總線控制模塊
　　可編程中斷處理模塊
　　可編程并行I/O接口（P0、P1、P2、P3）
　　可編程串行接口單元（SIU）
　　可編程定時計數器0～3（Timer0~Timer3）
　　可編程摩爾斯碼異步收發模塊
　　中斷處理模塊有4個外中斷源（int0~int3）和6個內中斷源（TF0~TF3、T1/R1、mT1/mR1），SIU是系統的通用串行接口，它有4種工作模式，工作模式1～3是通用串行異步接收發送USART（Universal Serial Asynchronous Receiver/Transmitter）工作方式。當SIU工作于工作模式1或3時，Timer1是其波特率發生器。

　　4 仿真與驗證

　　設計的驗證包括功能仿真、時序仿真和電路驗證。仿真驗證往往是借助第3方提供的EDA開發工具軟件包或專用仿真工具軟件來實現的。電路驗證還需要開發驗證平臺，對于系統級芯片驗證平臺的設計也是一項艱巨而不能回避的任務。

　　本文選用的是Altera公司的MaxPlusII作EDA開發工具，MaxPlusII編譯器支持功能仿真（前仿真）和時序仿真（后仿真）。完成源代碼（VHDL）設計輸入之后，若要進行功能仿真，則在MaxplusII/Compile下，通過選擇Processing菜單下的Functional SNF Extractor命令，打開功能仿真器網表文件（SNF）提取器，再進行編譯仿真；若要進行定時模擬（時序）仿真，則須在MaxPlusII/Compile下，選擇Processing菜單中的Timing SNF Extractor命令，打開定時模擬器網表文件提取器來進行編譯仿真。

　　電路驗證就是器件編程測試過程。對于常規的芯片設計，時序仿真結束后，仿真軟件就可以產生供器件編程使用的數據文件。對EPLD/CPLD來說，是產生熔絲圖文件，即JED文件，對于FPGA來說，是產生位流數據文件（Bitstream Generation），然后將編程數據下載到對應的具體可編程器件中去，然后對其進行實際環境的電路測試。

　　本文選擇CLK頻率為25MHZ，波特率為25M/16＝1562500bps。當發送字符‘7’，執行發送命令后，將啟動數據發送的進程，將字符‘7’的ASCLL碼值送入ASCLL碼發送緩存器，通過MaxPlusII的Simulator仿真器，進行時序仿真驗證，研究結果如圖三所示。從圖中可看出，串行信號端子輸出的“2長劃”，“3點”，經查表對應的就是摩爾斯數字‘7’，證明數據發送是正確的。另外當數據輸出結束后，立刻置高電平，即產生中斷信號mTI,字符‘7’的發送用時大約10us。

圖 三：仿真驗證數據

　　5 創新點總結

　　本文的創新點在于提出了一種基于FPGA的無線通信收發模塊，并以當今海事通信中占重要地位的摩爾斯電碼為例，研究了摩爾斯電碼的數字化編碼方法，并通過大量的分析設計和實驗仿真，實現了基于FPGA處理摩爾斯電碼的收發模塊，仿真結果也驗證了本文所設計的摩爾斯電碼數字化編碼方法正確可行，工作運行可靠。