淺談確保信號完整性的電路板設計準則
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6 技術選擇
不同的驅動技術適于不同的任務。信號是點對點的還是一點對多抽頭的？信號是從電路板輸出還是留在相同的電路板上？允許的時滯和噪聲裕量是多少？作為信號完整性設計的通用準則，轉換速度越慢，信號完整性越好。50MHZ時鐘采用500PS上升時間是沒有理由的。一個2-3NS的擺率控制器件速度要足夠快，才能保證SI的品質，并有助于解決象輸出同步交換(SSO)和電磁兼容(EMC)等問題。
在新型FPGA可編程技術或者用戶定義ASIC中，可以找到驅動技術的優越性。采用這些定制(或者半定制)器件，你就有很大的余地選定驅動幅度和速度。設計初期，要滿足FPGA(或ASIC)設計時間的要求并確定恰當的輸出選擇，如果可能的話，還要包括引腳選擇。
在這個設計階段，要從IC供貨商那里獲得合適的仿真模型。為了有效的覆蓋SI仿真，你將需要一個SI仿真程序和相應的仿真模型(可能是IBIS模型)。
最后，在預布線和布線階段你應該建立一系列設計指南，它們包括：目標層阻抗、布線間距、傾向采用的器件工藝、重要節點拓撲和端接規劃。
7 預布線階段
預布線SI規劃的基本過程是首先定義輸入參數范圍(驅動幅度、阻抗、跟蹤速度)和可能的拓撲范圍(最小/最大長度、短線長度等)，然后運行每一個可能的仿真組合，分析時序和SI仿真結果，最后找到可以接受的數值范圍。
接著，將工作范圍解釋為PCB布線的布線約束條件。可以采用不同軟件工具執行這種類型的“清掃”準備工作，布線程序能夠自動處理這類布線約束條件。對多數用戶而言，時序信息實際上比SI結果更為重要，互連仿真的結果可以改變布線，從而調整信號通路的時序。
在其它應用中，這個過程可以用來確定與系統時序指針不兼容的引腳或者器件的布局。此時，有可能完全確定需要手工布線的節點或者不需要端接的節點。對于可編程器件和ASIC來說，此時還可以調整輸出驅動的選擇，以便改進SI設計或避免采用離散端接器件。
8 布線后SI仿真
一般來說，SI設計指導規則很難保證實際布線完成之后不出現SI或時序問題。即使設計是在指南的引導下進行，除非你能夠持續自動檢查設計，否則，根本無法保證設計完全遵守準則，因而難免出現問題。布線后SI仿真檢查將允許有計劃地打破(或者改變)設計規則，但是這只是出于成本考慮或者嚴格的布線要求下所做的必要工作。
9 后制造階段
采取上述措施可以確保電路板的SI設計品質，在電路板裝配完成之后，仍然有必要將電路板放在測試平臺上，利用示波器或者TDR(時域反射計)測量，將真實電路板和仿真預期結果進行比較。這些測量數據可以幫助你改進模型和制造參數，以便你在下一次預設計調研工作中做出更佳的(更少的約束條件)決策。
10 模型的選擇
關于模型選擇的文章很多，進行靜態時序驗證的工程師們可能已經注意到，盡管從器件數據表可以獲得所有的數據，要建立一個模型仍然很困難。SI仿真模型正好相反，模型的建立容易，但是模型數據卻很難獲得。本質上，SI模型數據唯一的可靠來源是IC供貨商，他們必須與設計工程師保持默契的配合。IBIS模型標準提供了一致的數據載體，但是IBIS模型的建立及其品質的保證卻成本高昂，IC供貨商對此投資仍然需要市場需求的推動作用，而電路板制造商可能是唯一的需方市場本文引用地址：http://www.104case.com/article/157669.htm
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