基于GPS的異地數據采集的改進同步方法及其實現
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1 同步原理與實現方案
GPS接收機輸出的NEMA信息通過串口1送入解碼模塊，并提取GPS狀態信息和時間信息分別輸出到與門和數據處理模塊。數據處理模塊處理輸入的時間信息，并每隔1 s與串口2輸入的預設時刻信息比較，若兩者完全相同，則在秒脈沖的下一個上升沿時刻產生同步信號。當GPS狀態信息與同步信號電平都為高時，產生觸發信號觸發一組異地分布的數據采集裝置同步開始工作。
對于一組異地分布需要同步采集的數據采集裝置，每個裝置都增加1個(FPGA)同步裝置，預置相同的采集開始時刻。同步裝置根據GPS授時信息不斷檢測該時刻的到來，并在該時刻的下一個秒脈沖上升沿觸發數據采集動作，使得異地分布的數據采集裝置同步開始工作。
單個同步裝置的系統框圖如圖1所示。
2 系統硬件設計
2.1 設備簡介
2.1.1 GPS接收機性能簡介
本系統采用Navysyc CW25接收機，此接收機是一款專門的授時型接收機。該接收機具有12個并行通道，可同時跟蹤12顆衛星，完全校準到UTC時間，產生精確度高達幾十納秒的同步授時，并且支持RS-232串口通信，通信速率38 400 b/s。
2.1.2 GPS秒脈沖輸出特性簡介
秒脈沖PPS(Pulse Per Second)[5-6]，是1個電平信號，以方波形式輸出，周期為1 s，高電平持續時間為100 μs。高電平上升沿為PPS輸出的精確時刻，其波形如圖2所示。
接收機取得有效導航的時候，脈沖上升沿時刻與UTC時刻相差在±30 ns以內，RS-232傳輸數據中UTC時刻的輸出較秒脈沖上升沿有一定的延遲，即接收機先為用戶提供秒脈沖，再提供對應的時間信息，(FPGA)同步控制模塊對此(時間信息的滯后)須進行恰當處理，以使PPS的上升沿與實際的時間信息對應。
2.2 系統硬件總體實現
本系統硬件設計主要是利用FPGA設計和實現同步控制功能。由于FPGA與GPS的串口通信采用標準的RS-232接口，所以利用EDK提供的IP核可以直接實現。
3 FPGA設計
3.1 頂層設計
利用FPGA實現基于GPS的異地數據采集同步控制系統的核心處理單元，采用自頂向下的設計方法，用Verilog HDL語言描述，使用Xilinx Spartan-3A FPGA在ISE 10.1中進行仿真、綜合和實現[2-3]。頂層設計由解碼模塊、I/O控制模塊和數據處理模塊組成。
工作過程為：串口接收到GPS接收機發來的NEMA $POLYT語句，I/O控制模塊檢測語句開始和結束標志字符，并檢查語句格式的正確性，將正確的語句存入輸入緩存；解碼模塊提取出NEMA信息中的時間信息和GPS定位信息，時間信息輸入數據處理模塊，GPS定位信息作為“與門”輸入；數據處理模塊中，將解碼模塊送來的時間信息進行處理并鎖存，與預設的時間信息比對，當兩者完全相同時，在下一個PPS上升沿時刻產生同步信號，此同步信號和GPS定位信息相與生成觸發信號，觸發數據采集卡同步開始工作。
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