FPGA內部邏輯要設計本地端總線控制模塊，實現局部總線的狀態控制，同時產生片內的讀寫時序及地址信號以支持突發傳輸和單周期傳輸，因此使用Verilog HDL語言中的狀態機來完成上述功能。其狀態轉換，如圖4所示。
5 測試結果
利用SingnalTap采集到的單周期時序傳輸圖，如圖5所示。
6 結束語
以PCI9054為核心介紹了CPCI板卡與嵌入式CPU板卡之間高速數據通信系統接口的軟硬件設計。PCI9054因其靈活和方便的接口功能，使操作者只需關心LOCAL BUS接口電路的時序設計，并且利用其傳輸速率高的特性，可以幫助一些對實時性要求較高的系統解決其傳輸數據的問題。
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