一款用DSP+FPGA實現的數字相關器

引　言

數字相關器作為軟件無線電的典型應用，在擴頻通信中成為必不可少的技術。在傳統的擴頻通信中，采用模擬器件(如：聲表面波器) 來實現解擴單元，而用數字相關器可以增加系統的靈活性和穩定性，因此，對數字相關器的研究具有較大的意義。本文采用DSP+FPGA 的結構，一方面使設計更加靈活，同時也降低了生產的代價。從通用性上考慮，本文采用零中頻的采樣系統。提出接收端如何正確地把信道中的模擬信號通過正確的零中頻采樣及數字相關器后恢復成數字信號。本文給出了數字相關的算法及仿真結果，用DSP+FPGA 實現的算法流程圖，最后給出了系統的實測結果。

解擴算法簡介

發端的信號模型
對于數字信號，將其分別投影到I ，Q 兩路正交信號，其特征相同，因此這里僅對I 路信號進行分析，同理可得出Q 路信號。

I 路基帶信息經信道編碼后，速率為3.103 kb/s ，碼元間隔為323 μs ， 然后進行PN 碼擴頻， PN 碼的長度為1 023 ，速率為3.174 Mcps ，因此，擴頻后I 路基帶碼片的速上升為3.174 Mcps ，擴頻增益為30 dB。信號可表示為：

其中an=±1 ，n ∈(0 ，∞) 為信息碼， ck 為擴頻碼， gTb (t) 為矩形脈沖， Tb = 310 ns (此處未考慮脈沖成型，通常應采用升余弦脈沖) 。

相關峰捕獲及同步判決算法分析及數學推導
在收端，先對收到的QPSK 信號進行解調，解調采用相干解調的方式，首先對模擬基帶波形采樣，對得到的數據流進行滑動相關，得到一個相關值。由于PN 碼的固有特性，當本地PN 碼與數據流中的相關碼對齊時(同步) ，便可得到很高的相關峰，而沒有對齊時(未同步) ，得到的相關值很小，這種特性一方面降低了系統誤判的可能性，另一方面也提高了系統的抗干擾性能。解調解擴的相應框圖如圖1 所示。

圖1 　收端解擴解調模型

假設信道是高斯白噪聲信道，只存在時延，高斯白噪聲，沒有多徑擴展，則收到的信號r( t) 與發端的信號s( t)存在以下的關系：

此處，τ為信道傳播時延， n( t) 為信道噪聲。經過本地載波相乘后，可得r′I ( t) 表達式如下：

　　由于本地載波是接收到的信號經過鎖相環提取的，故信道時延帶來的載波時延也能被捕獲，故用cos ωc( t - τ)來表示本地載波。

r′I ( t) 經過一低通濾波器， 得到r I ( t) ， 為討論方便，假設低通濾波器能濾除二倍頻分量，同時通帶內的相應為常數2 。

　　由此可見，在理想情況下，可將發端I 路的信號得到恢復，事實上已經完成了解調任務。接下來就是AD 采樣，在這里把AD 采樣的速率設定為切普碼率的4 倍，相當于在做相關時，有4 路信號可供計算，這樣做的好處是每次優選最好的一路，提高接收性能。事實上，采樣率越高對于性能的提高越有好處，但是不能無限度地提高，因為后端的數字器件有一個處理能力的限制。由于4 路采樣信號在數字解擴模塊的處理是相互獨立的，所以這里只對一路采樣信號進行研究。由于只對一路信號進行研究，所以采樣率Ts 可等效為切普速率， 本系統中Ts =1/3.1M。