基于DDS跳頻信號源的設計與實現

摘要：數字頻率合成(DDS)結構簡單、易于控制，產生的跳頻信號具有很高的頻率分辨率和頻率轉換速度。文章通過對DDS原理的分析，在FPGA平臺下對基于DDS的跳頻信號源進行設計，并通過優化參數設置，進一步提高跳頻信號源的整體性能。
關鍵詞：跳頻信號：數字頻率合成；現場可編程門陣列

0 引言
跳頻通信具有較強的抗干擾、抗多徑衰落、抗截獲等能力，已廣泛應用于軍事、交通、商業等各個領域。頻率合成器是跳頻系統的心臟，直接影響到跳頻信號的穩定性和產生頻率的準確度。目前頻率合成主要有三種方法：直接模擬合成法、鎖相環合成法和直接數字合成法(DDS)。直接模擬合成法利用倍頻(乘法)、分頻(除法)、混頻(加法與減法)及濾波，從單一或幾個參考頻率中產生多個所需的頻率。該方法頻率轉換時間快(小于100ns)，但是體積大、功耗高，目前已基本不用。鎖相環合成法通過鎖相環完成頻率的加、減、乘、除運算。該方法結構簡單、便于集成，且頻譜純度高，目前使用比較廣泛，但存在高分辨率和快轉換速度之間的矛盾，一般只能用于大步進頻率合成技術中。DDS是近年來迅速發展起來的一種新的頻率合成方法。這種方法簡單可靠、控制方便，且具有很高的頻率分辨率和轉換速度，非常適合跳頻通信的要求。

1 DDS的基本原理
DDS的原理如圖1所示，包含相位累加器、波形存儲器(ROM)、數模轉換器(DAC)和低通濾波器4個部分。在參考時鐘的驅動下，相位累加器對頻率控制字N位進行累加，得到的相位碼L作為ROM的地址，根據地址ROM輸出相應幅度的波形碼，然后經過DAC生成階梯波形，經低通濾波器后得到所需要的連續波形。

理想單頻信號可以表示為Y(t)=Usin(2πf0+θ0)。如果振幅U和初始相位θ0為一個常量，即不隨時間變化，則輸出頻率由相位唯一確定f0=θ(t)／2πt。
以采樣頻率fc(Tc=1／fc)對單頻信號進行抽樣，則可得到相應的離散相位序列

其中△θ·n=2πf0／fc是連續兩次采樣之間的相位增量，控制△θ可以控制合成信號的頻率。把整個周期的相位2π分割成q等份，每一份δ=2π／q為可選擇的最小相位增量，得到最低頻率輸出fmin=δ／2πTc=fc／q，經過濾波后得到S(t)=cos(2πfct／q)。
如果每次相位的增量選擇為δ的R倍，即可得到信號頻率f0=Rδ／2πTc=Rfc／q，相應得到的模擬信號為S(t)=cos(2πfcR／q)。
由以上原理可知，DDS輸出信號的頻率與參考時鐘頻率及控制字之間的關系為f0=K·fc／2N，式中f0為DDS輸出信號的頻率，K為頻率控制字，fc為參考時鐘頻率，N為相位累加器的位數。在波形存儲器中寫入2N個正弦波數據，每個數據有D位。不同的頻率控制字導致相位累加器的不同相位增量，從而使波形存儲器輸出的正弦波的頻率不同。

2 基于DDS的跳頻信號產生核心模塊的設計
圖2為基于DDS跳頻信號產生的總體設計。

如圖2所示，整個系統由兩個部分組成，即邏輯地址控制單元和DDS單元。其中DDS單元又包括相位累加器和ROM查詢表。邏輯地址控制單元用來產生不同的頻率控制字，改變相位累加器的累加值。DDS單元依據頻率控制字產生相應頻率的信號。